Устройство для функционального контроля больших интегральных схем

 

Сущность изобретения: устройство содержит клеммы для подключения объекта контроля 1, два аналоговых компаратора 2, 3, блок 4 синхронизации , блок 5 тестовых воздействий, блоки 6, 7 программируемой задержки, два блока 8, 9 памяти, D-триггеры 10- 16, решающий блок 17, согласующий блок 18, формирователь 19 импульсов , выход 20 устройства, входы-выходы ЭВМ 21. 1 ил.

С0103 СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (51) С 01 R 31/318

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСНСМУ СВИДЕТЕЛЬСТВУ

Ql

00 с

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР

: (21) 4620519/21 (22) 1.4, 12. 88 (46) 30,08 92. Бюл, Г 32 (71) Научно-исследовательский и конструкторско-технологический институт средств контроля электронной аппара" туры:и иэделий электронной.техники (72) Г,И.Лобанов, В.B.Äàíèëîâ и B.С,Пункевич (56) Авторское свидетельство СССР

Г 167401 7, кл. 6. 01 R 3 1/3 18, 198 7.

Авторское свидетельство СССР

1." 1291905, кл. С; 01 R 31/28, 1985., „,>&U<„> 1758о11 А1

2 (54) УСТРОЙСТВО ДЛЯ ФУНКЦИОНАЛЬНОГО

КОНТРОЛЯ БОЛЬШИХ NHTEI PAllbH6tX CXEH (57) Сущность изобретения: устройство содержит клеммы для подключения объекта контроля 1, два аналоговых компаратора 2, 3, блок 4 синхронизации, блок 5 тестовых воздействий, блоки 6, 7 программируемой задержки, два блока 8, 9 памяти, D-триггеры 1016, решающий блок 17, согласующий блок 18, Формирователь 19 импульсов, выход 20 устройства, входы-выходы ЗВМ 2t. 1 ил, 1758611

Предположим, что с момента времени

t (проверяемая БИС по одному выводу является источником (генератором) выходной информации. Блок 4 синхронизации вырабатывает тактовые импульсы с периодом следования Т . При этом блок 5 тестовых воздействий вырабать1вает сигналы эталонной ин1р Формации íà D-вход триггера 14 и сигнал "Разрешение контроля" — на

D"âõîä триггера 15. Иа С-входы указанных D-триггеров подаются от блока

4 синхронизации тактирующие импуль15 сы, осуществляющие временную привязку эталонной информации и сигналов

"Разрешение контроля" к началу такта контроля. Кроме †î, блок 5 тестовых воздействий вырабатывает сигнал установки Формирователя 19 импульсов в "третье" состояние, характеризующееся высоким выходным импедансом, При этом Формирователь 19 импульсов отключается от выхода контролируемой БИС, контролируемая БИС по данному выводу формирует выходной сигнал, поступающий на вход аналоговых компараторов 2 и 3.

Аналоговые компараторы 2 и 3 осу-, 3р ществляют сравнение выходного сигнала БИС с опорными уровнями U«„ и Uo, Выходная информация с анаоriz ° логовых компараторов поступает на информационные входы блоков 8 и 9 памяти, 1ля упрощения описания работы устройства будем считать, что выходная информация аналоговых компараторов 2 и 3 на обоих выходах совпадает по уровням и временным па"

4Q раметрам, На информационные входы блоков 8 и 9 памяти через блоки 6,7 программируемой задержки поступают строб-импульсы с выходов блока 4 синхронизации, Рначение задержки строб4g импульсов относительно начала такта контроля (совпадающего с Фронтом тактирующих импульсов) можно определить по следующим формулам: ъРА А1 мЬ 2 г so < N Т + г зад о г афа = "га + гьа оа значение задержки стробимпульсов на входе блоков

8 и 9 памяти относительно начала такта контроля; значение задержки стробг 543, Изобретение относится к контрольно-.измерительной технике и может быть использовано для контроля больших интегральных схем.

Целью изобретения является повышение достоверности контроля за счет исключения зон неопределенности на высоких частотах.

На чертеже изображена функциональная схема устройства, Устройство содержит клеммы для подключения объекта контроля (контактный блок) 1, аналоговые компараторы 2 и 3, блок 4 синхронизации, блок 5 тестовых воздействий, блоки

6 и 7 программируемой задержки, блоки 8 и 9 памяти, D-триггеры 10-16, решающий блок 17, согласующии блок

18,формирователь 19 импульсов, выход 20 устройства, входы-выходы от

ЭВИ 21 с соответствующими связями, Устройство работает следующим образом.

В контактный блок 1 помещается объект контроля (большая интегральная схема (БИС)), Перед началом работы из ЭВИ осуществляется запись информации в блок 4 синхронизации, блок 5 тестовых воздействий, решающий блок 17, блоки 6 и 7 программируемой задержки. В блок 4 синхронизации заносится информация о временных параметрах формируемых сигналов (о величине периода, задержки и длительностей), поступаю"щих на блок 5 тестовых воздействий, В блок 5 тестовых воздействий записывается программа функционального контроля БИС, начальный и конечный адреса контроля, последовательность сигналов установки Формирователя 19 в "третье" состояние, эталонной информации и сигналов "Разрешение контроля" . Осуществляется установка уровней опорных напряжений U« a Up„ аналоговых компараторов 2 и 3 и уровней логических сигналов формирователя

19 импульсов (Бед — уровень логичес- 5р кого "0", U p„< - уровень логической

"1"). .Решающий блок 17 устанавлива" ется в режим "Контроль", В этом режиме решающий блок 17 вырабатывает где г сигнал "Годен" в случае совпадения 5 ЭаД выходной информации БИС с эталонной информацией и сигнал "Брак" в случае отличия выходной информации БИС от эталонной информации, 58611!

50

ЭВМ.

5 17 импульсов на выходе блока

4 синхронизации, сз - значение задержки стробимпульсов блоками 6 и 7 программируемой задержки, N и и - натуральные числа, Т - значение длительности пеК риода опорной частоты, г. - значение приращения време3 ни задержки блоков 6 и 7 программируемой задержки, t A p1 - начальное значение задержки строб-импульса на выходе блока 4 синхронизации при значении N=O, t < og - начальное значение задержки блоков 6 и 7 программируемой задержки при

n=0, Для правильной работы устройства значение t ® должно быть примерно равным половине длительности периода опорной частоты, а значение максимальной задержки строб-импульсов на выходе блока 4 синхронизации должно быть меньше на значение периода опорной частоты по сравнению с длительностью такта контроля.

Блоки 8 и 9 памяти осуществляют временную привязку информации, поступающей с аналоговых компараторов

2 и 3, к строб-импульсу со сдвигом на три такта контроля. С целью обеспечения нормальной работы устройства следует учитывать это обстоятельство при составлении тестовой таблицы контроля, т.е, ожидаемая эталонная информация должна записываться в блок.5 тестовых воздействий со сдвигом на три такта. Информация с выходов D-триггеров 12-15 поступает на входы решающего блока 17, который в случае либо совпадения информации, либо наличия в данном такте контроля сигнала разрешения контроля вырабатывает сигнал Тоден", в противном случае решающий блок 17 вырабатывает сигнал "Брак". Сигнал с выхода решающего блока 17 поступает на D-вход триггера 16 ° Сигнал с выхода D-триггера 16 поступает на вход ЭВМ через согласующий блок 18, который в зави" симости от алгоритма работы устрой" ства принимает решение либо о прекращении контроля, либо о продолжении контроля до полного завершения и индикации результата контроля, Кроме основного режима (режима контроля

БИС) предлагаемое устройство имеет ряд вспомогательных режимов, например режим "Считывание информации с проверяемой БИС", режим "Проверка результатов контроля", режим "Проверка эталонной информации" и т,д.

В режиме "Считывание информации с проверяемой БИС" предг>агаемое устройство работает следующим образом.

В контактное устройство помещается объект контроля. Перед началом работы из ЭВМ осуществляется запись информации в блок 4 синхронизации, блок

5 тестовых воздействий, решающий блок

17, блоки 6, 7 програл>мируел ой задержки. Осуществляется установка уровней опорных напряжений U >, и

U n< и уровней логических сигналов формирователя 19 импульсов.

Решающий блок 17 устанавливается в режим "Считывание информации с проверяемой БИС", В этом режиме решающий

25 блок пропускает на D-вход D-триггера

16 информацию либо с выхода D-триггера 12, либо с выхода D-триггера 13 °

Эта информация соответствует выходной информации от объекта контроля.

Выходная информация с выхода 0-триггера 16 записывается через согласующйй t o 18 e ma ЭВМ. У зный режим позволяет по заведомо годной

БИС составлять таблицу истинности.

Режим "Проверка эталонной информации" и "Проверка сигналов контроля" позволяют оперативно проверить эталонную информацию или сигналы контроля. В этом случае решающий

4р блок 17 устанавливается либо в режим "Проверка эталонной информации" либо в режим "Проверка сигналов контроля", При этом решающий блок. 17 пропускает на D-вход D-триггера 16

45 информацию либо с выхода D-триггера

14 (эталонная информация), либо с выхода D-триггера 15 (сигналы контроля), Соответствующие сигналы с выхода D-триггера 16 поступают через согласующий блок 18 в ЭВМ, где проверяются на соответствие эталонной информации, хранящейся в памяти формула изобретения

Устройство для функционального контроля больших интегральных схем, содержащее клеммы для подключения

7 3 758631

Составитель Е.Строкань

Редактор Т.Лошкарева Техред И,Моргентал Корректор A.Äîëèíè÷

Заказ 2999, Тираж Подписное

ВНННП11 Государственного комитета по изобретениям и открытиям при ГКНТ СССР

1!3035, Иосква, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина,101 объекта контроля, первый и второй компараторы, первый, второй, третий, четвертый и пятый D-триггеры, входы-выходы от ЭВИ, согласующий блок, блок синхронизации, блок тестовых воздействий, формирователь импульсов, выход которого соединен с клеммами для подключения объекта контроля и с первыми входами пер- 1п вого .и второго компараторов, вторые входы которых соединены соответственно с первым и вторым источниками опорных напряжений, первые выходы блока тестовых воздействий соединены с первыми входами формирователя импульсов, второй и третий входы которого соединены соответственно с третьим и четвертым источниками опорных напряжений, выходы согласующего блока соединены с входами блока синхронизации и первыми входами блока тестовых воздействий, второй и третий выходы которого соединены со" ответственно с Э-входами первого и 25 второго D-триггеров, С-входы которых объединены и соединены с первым выходом блока синхронизации, второй выход которого соединен с вторым входом блока тестовых воздействий, выход третьего D"òðèããåðà соединен с выходом устройства, о т л и ч а ю" щ е е с я тем, что, с целью повышения достоверности контроля, в него введены первый и второй блоки памя" ти, шестой, седьмой,. D-триггеры,решающий блок, первый и второй блоки программируемой задержки, первые входы которых соединены с выходами согласующего блока, а вторые входыс третьим и четвертым выходами блока синхронизации и С-входами четвертого и пятого D-трИггеров соответственно, D-входы которых подклЮчены к выходам первого и второго блоков памяти, первые входы которых соединены с выходами первого и второго компараторов соответственно, выходы первого и второго блоков программируемой задержки соединены соответственно с вторыми входами первого и второго блоков памяти, выходь1 четвертого и пятого

D-триггеров соединены соответственно с D-входами шестого и седьмого D-триггеров, С-входы которых подключены к

С-входам первого, второго и третьего

Э-триггеров и к первому выходу блока синхронизации, выходы первого, второго, wecтого и седьмого D-триггеров соединены соответственно,с первым„ вторым, третьим и четвертым входами решающего блока, выход которого соединен с D-входом третьего D-триггера, выход которого соединен с входом согласующего блока, пятые входы ре" шающего блока подключены через согласующий блок к входам-выходам от ЭВИ,