Устройство коммутации широкополосных сигналов
В устройстве коммутации широкополосных сигналов с матрицей точек связи, на полевых транзисторах, каждый блок коммутации Klj, который управляется своим блоком памяти HIJ, выполнен в виде последовательной схемы переключающего транзистора Тк и входного транзистора Те, каждая из горизонталей ZI матрицы через свой транзистор предварительного заряда, управляемый тактовым сигналом предварительного заряда, соединена с одним полюсом источника питания для устранения ведущих к блокам коммутации тактовых линий считывания, противоположная горизонталь матрицы названной последовательной схемы жестко (прямо или через индивидуальный для каждой выходной линии матрицы дополнительный транзистор Та) соединена с другим полюсом источника питания. 1 з.п. ф-лы, 7 ил.
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК (5!)5 Н 04 М 3/00
ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ
ВеДОмстВО сссР (ГОСПАТЕНТ СССР)
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
К ПАТЕНТУ (21) 4614645/09 (22) 27.07,89 (31) 88112908,4 (32) 08.08.88 (33) DE (46) 30.08.93, Бюл, N. 32 (71) Сименс А,Г, (DE) (72 Герхард Трумпп и Ян Волькенхауер (DE) (56) EP ¹ 026479, Н 04 M 3/00, 1986. (54) УСТРОЙСТВО КОММУТАЦИИ ШИРОКОПОЛОСНЫХ СИГНАЛОВ (57) В устройстве коммутации широкополосных сигналов с матрицей точек связи, на полевых транзисторах, каждый блок коммутации Klj, который управляется своим блоСовременные разработки в области техники связи ведут к интегрированным системам передачи и распределения для узкополосных и широкополосных услуг связи, которые предусматривают в качестве среды передачи для абонентских линий световоды, через которые. ведутся как узкополосные услуги связи, как, в частности, цифровая телефония скоростью 64 кбит/с, так и широкополосные услуги связи, в частности видеотелефония со скоростью 140 мегабит/с, причем на телефонных станциях (предпочтительно имеющих общие устройства управления) устройства связи для узкополосных сигналов и для широкополосных сигналов могут предусматриваться рядом друг с другом.
Целью изобретения является снижение потребляемой мощности без снижения помехоустойчивости, „„ Ы „„1838888 АЗ ком памяти Hlj, выполнен в виде последовательной схемы переключающего транзистора Тк и входного транзистора Те, каждая из горизонталей Zl матрицы через свой транзистор предварительного заряда, управляемый тактовым сигналом предварительного заряда, соединена с одним полюсом источника питания для устранения ведущих к блокам коммутации тактовых линий считывания, противоположная горизонталь матрицы названной последовательной схемы жестко (прямо или через индивидуальный для каждой выходной линии матрицы дополнительный транзистор Та) соединена с другим полюсом источника питания. 1 з.п, ф-лы, 7 ил.
На фиг. 1 показана схема устройства коммутации широкополосных сигналов, на фиг. 2 — 6 — детали схемно-технической реализации по изобретению, на фиг. 7 — диаг- © раммы сигнB/lов, Ы
На схеме 1 фиг. 1 показано устройство (Р коммутации широкополосных сигналов, в QO котором на ведущих к вертикалям IQQ
S1...Sj...Sn матрицы точек связи входах Qg е1„.ej...t:n предусмотрены входные блоки
Е1...Ej...En, а горизонтали Z1...ZI...Zm, до-,И стигшие выходов матрицы соединений (,А) а1.„ai...am. снабжены выходными усилителями А1...AI.„Am.
Матрица имеет узлы коммутации
КР11...КРЦ...КРгпп, которые управляются блоком памяти, Блоки памяти.„Hij..... по фиг. 1 управляются двумя дешифраторами управления, а именно, дешифратора строк DX и дешифра1838888 тора стобцов DY, через соответствующие линии управления x1...х!„„xm, Y1...Yj„.Уп по двум координатам.
Для этого можно, как это показано на фиг. 1, оба дешифратора управления DX, DY запитывать сигналами со входных регистров RegX, йецУ адресами строк и столбцов точек связи, общих для ряда матрицы (строки или стобца), на которые они отдают на управляющей линии, соответствующей адресу ряда точек связи, сигнал управления
"1", Совпадение сигнала управления строки
"1" и сигнала управления столбца "1" в точке перекрещивания соответствующей строки матрицы с соответствующим столбцом матрицы при создании соответствующего соединения обуславливает тогда активацию находящейся там удерживающс;й я лейки памяти, например, блока памяти НЦ, с тем следствием, что управляемый блоком памя1и (НЦ) блок коммутации, например, элемент связи Kij становится проводящим.
Чтобы при прекращении связи рассмотрен!!ый в примере блок коммутации Kij снова заперся, нз дешифратор управления X должны пойти такие сигналы со входнсго регистра йе9 X с соответствующим адресом строки, ггобы дешифратор строк 0Х снова выдал сигнал управления строки "1" на своей выходной линии Xi и одновременно дешифратор столбцов DY co своего входного регистра Rog Y например, получил бы пустой адрес, или адрес стобца, где отсутствуют точки связи, так что он на своей flNllNUI
Yl вь дает нулевой сигнал управления вертикали, астре я единичного управления горизонтали и нулевого сигнала управления вертикали в блоке памяти Hij обнулит ее, так, чтоуправляемыйееблок коммутации Kij запирается.
Блоки памяти ...Hij...,могут быть выполнены известнь.м образом, как например, из
Евро!:ейской заявки 0 238834, изображенные на фиг. 5 и 6, с и-канальным транзистором Tnh и двумя включенными накрест инверсными схемами (К!ЛОП) инверторные схемы Тр, Тп, Тр", Т" на фиг, 5 и п-каналь-. ные МОИ инверторные схемы Тп 1 Tn, Тп1", Tn" на фиг, 6, причем одна инверторная схема по входу соединена с соответствующим выходом дешифратора Yl дешифрагора управления через и-канальный транзистор Tnh, который в свою очередь по управляющему электроду нагружен выходныл1 сигналом дешифратора xl соответствующего выхода дешифратора другого дешифратора управления, и причем инверторная схема по выходу ведет на вход управления S соответствующего элемента связи.
50 блока памя;и НЦ используется и для питания управляемого этим блоком памяти НЦ блока коммутации Kij. В примере исполнения по фиг. 4 обращенный от последовательной с>:емы главный электрод входного транзистора (Te) через соединенный управляюп!им электродом с выходом ain выходной усилительной схемы индивидуальный для выходной линии транзистор Та! соединен с другил1 полюсом Озз источника питания. 3а этот счет при соответствующем изменении уровня сигнала на выходе ain выходного усилителя А! отдельный транзистор Та! запирается, так что избегают дельнейшего перезаряда выходной линии, и этил1 ограничивается амплитуда сигнала
Как ьидно из фиг, 2, последовательная схема транзистора Тк-Те каждого блока коммутации Kij входным транзистором Те может быть соединена с горизонталью матрицы Zi. При этом входной транзистор Те, Как могут быть схемно реализованы блоки коммутации ...КЦ.„. показано на фиг.
2, 3 и 4, блоки коммутации,...КЦ... каждый состоит из -последовательной схемы переключающего транзистора Тк, управляемого по входу от блока памяти открывающил1 или запирающил, сигналом, и входного транзистора Те, управляющий электрод которого соединен с соответствующей вертикаль|о матрицы Sj, причем обращенный от последовательной схемы второй электродтранзистора Тк (на Те (на фиг. 2) соединен с соответствующей горизонталью матрицы Z!. В изображенных на фиг. 2 — 4 примерах исполнения горизонталь матрицы Zi соединяется через схему предварительного заряда с.полюсом (U s на фиг. 2, Upp на фиг. 3 и 4) источника питания Uss-Upp, которая, как 20 видно иэ фиг. 2 — 4, известным образом (например, из Европ, заявки 0 262 479) образована на транзисторе предварительного заряда Т!рс, управляющий электрод которого подключен к тактовой линии предварительного заряда Тг с. Главный электрод, обращенный от последовательной схемы входного транзистора Те (на фиг. 3 и 4) или Тк (на фиг, 2) непрерывно, т.е. без тактового управлегия сосдинен с другим полюсом источника питания 0зэ масса (на фиг. 3 и 4) или Upp (на фиг, 2) источника рабочего напряжения, для чего при прямом соединении по фиг. и фиг, 3 может использоваться соответствующий полюс рабочего напряжения (0зз, масса или Upp на фиг. 5 и 6) индивидуальной для точки связи ячейки удерживаю.цей памя1и Нij (на фиг. 1, фи . 5 и 6), так что и без 1ого необходимо снабжение рабочим напряжением 1838888 55 если смотреть со стороны горизонтали матрицы Zi, некоторым образом является "прозрачным", так что изменения состояния сигнала на вертикали матрицы Sj через канальную емкость входного транзистора Те также при запертом блоке коммутации Klj проникает на горизонталь матрицы Zl, Это "проникание" можно предотвратить, если в последовательной схеме транзисторов TK — Te каждого блока коммутации Kij поменять местами входной транзистор Те и переключающий транзистор Тк, как это и показано на фиг, 3 и 4, где последовательная схема из транзисторов Тк — Те каждого блока коммутации Kij подключена к выходной линии матрицы переключающим транзистором Тк. В качестве транзисторов предпочтительно применять и-ка!,альные транзисторы, Соответственно в примерах исполнения по фиг, 2 и фиг. 4 все транзисторы и-канального типа, тогда как в примере исполнения по фиг. 3 использованные в блоке коммутации...Klj... (Те, Тк) — n-канального типа, а транзисторы предварительного заряда (Т! рс) — р-канального типа. Посредством соогветствующего, попада!ощего на управляющий электрод каждого транзистора предварительного заряда (Tipc) тактового сигнала Трс осуществляют то, что за каждую фазу предварительного заряда pv (фиг. 7) каждый транзистор предварительного заряда (Tipc) проводит, а остальная часть промежутка. времени коммутации бита (ph на фиг. 7) его запирает, так что во время фазы предварительного заряда pv горизонтали матрицы„...Zi....,÷åрез соответствующий транзис-:ор предварительного заряда (Tipc на фиг, 2 — 4) по меньшей мере приближенно заряжаются до соответствующего рабочего потенциала (Uss на фиг. 2, Ugp на фиг. 3 и 4). Такой подходящий для работы в примерах исполнения по фиг. 2 и 3 тактовый сигнал изобра>кен на фиг, 7 в стрске Трс, длл примера исполнения по фиг, 4 следует применять инвертированный тактовый сигнал предварительного заряда, В последующей главной фаза ph (фиг. 7, внизу) в примере высоким логическим уровнем тактового сигнала предварительного заряда Трс (см, фиг. 7 строка Трс) транзисторы предварительного заряда Трс (фиг, 2 — 4) запираются. Если теперь в блоке коммутации Kij его предпочтительно и-канальный ключевой транзистор Тк (фиг. 2 — 4) является проводящим за счег имеющегося на управляющем входе S сигнала в примере высокого логического уровня (см. фиг, 7, i-.òðoêà S), и таким образом блок коммутации является в состоянии проключения, то в зависимости от передаваемого со входа бита на соответствующей вертикали SJ матрицы через соогветствующий блок коммутации Klj разрядит и горизонталь матрицы Zi или же останется на принятом во время фазы предварительного заряда pv рабочем потенциале; если на соответствующей входной линии матрицы (линия столбца Sj имеется нижний логический уровень сигнала, как это показано на фиг. 7, строка S), пунктирной линией, и если соответственно этому п-канальный входной транзистор Те (на фиг. 2 — 4) соответствующего блока коммутации Kij будет заперт, поэтому соответствующая горизонталь матрицы (линия строки) Zl через этот Of.oê коммутации Kij не разрядится, а останется, при условии, что никакой другой подсоединенный к этой горизонтали матрицы (линия строки) Zl блок коммутации не находится в состоянии коммутации, на уровне потенциала предварительного заряда (Uss в примре исполнения по фиг. 2, Uî(> в примераx исполнения по фиг. 3 и 4). Если, напротив, на рассматриваемой вертикали матрицы (линия столбца Sj) дейсгвует верхний логический уровень сигнала, как это показывает на фиг. 7 строка Sj сплошной линией, и если соответственно этому входной транзистор Те (на фиг, 2 — 4) рассматриваемого блока коммутации Kij так>ке как и переключающий транзистор Тк оба проводят, то горизонталь матрицы (линия строки) Zl через этот блок коммутации разрядится и приведет v дополнительнол1у рабочему потенциалу Uog в прил1ере исполнения по фиг. 2, Uss в примере исполнения по фиг, 3 и фиг, 4. Таким образом, всякий входной сигнал коммутируется на выход в инвертированном виде. Формула изобретения 1, Устройство кол мутации широкополосных сигналов, содержащее коммутационную матрицу, во входы вертикалей и в выходы горизонталей включены соответственно входные блоки и выходные усилители, а в точках пересечения вертикалей и горизонталей они соединены узлами коммутации, управляемыми блоками памяти, при этом узлы коммутации содержат последовательно соединенные переключающий и входной транзисторы, при этом управляющ6й электрод переключающего транзистора соединен с блоком памяти, второй электрод переключающего-входного транзистора -оединен с горизонталью матрицы, вертикаль которой соединена с управляющим электродом входного транзистора, а 18388SB входы горизонталей соединены с одним электродом транзистора предварительного разряда, управляющий электрод которого соединен с линией тактового сигнала, а другой электрод соединен с одним полюсом источниКа питания, о т л и ч а ю щ е е с я тем, что, с целью снижения потребляемой мощности без снижения помехоустойчивости, второй электрод входного-переключающего транзистора соединен с другим полюсом источника питания. 2. Устройство по и. 1, о т л и ч а ю щ е ес я тем, что второй электрод входного-пере5 ключающего транзистора соединен с другим полюсом источника питания через дополнительный транзистор, управляющий электрод которого соединен с выходом соответствующего выходного усилителя, 10 t838888 fisc tipc uss Фиг.5 ус о- д — ÏII тес 1838888 uz. ог. б S) "00 Ugg "00 ss ТрС ït uzi Составитель В. Грачев Техред M.Ìîðãåíòàë Корректор П. Гереши РедакторТ, Коляда Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 Заказ 2929 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж-35, Раушская наб„4/5
