Устройство для сопряжения микроэвм с периферийными устройствами
(19) Sll tn) 38392Я А1 (51) G06F1 10
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ РЕСПУБЛИК
ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ
ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР)
ОПИСАНИЕ ИЗОБРЕТЕН
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4845388/24 (22) 29.0690 (46) 30.1293 Бюл. Мя 48-47 (71) Специальное конструкторское бюро вычислительной техники СО АН СССР; Кооператив внедрения "Пролог" ИПК "Сигма" (72) Васекин BA„. Лысых ИА; Григорьев М.Н. (54) УСТРОЙСТВО ДПЯ СОПРЯЖЕНИЯ МИКРОЭВМ С ПЕРИФЕРИЙНЫМИ УСТРОЙСТВАМИ (57) Изобретение относится к вычислительной технике. Целью изобретения является повышение пропускной способности. Устройство содержит счетчиК два мультиплексорд два регистра адреса, две оперативные памяти, два буферных регистрв два регистра сдвига, постоянную память, регистр, генератор импульсов, блоки управления режимом и циклами памяти, блоки приемопередатчиков и усилителей 4 ил.
1839260
Изобретение относится к вычислительной технике и может быть использовано для сопряжения вычислительной машины с периферийными устройствами, например с персональной ЭВМ типа Н 9000, с цветными и черно-белыми дисплеями.
Известно устройство для сопряжения
Э BM с абонентским пультом, например дисплеем, содержащее блок ввода, блок управления, буферную память, коммутаторы, распределитель, регистр сдвига, генератор, сумматор, регистр, блок формирования команд задержек и счетчики (авт.св. ЬЬ
",030791, кл, G 06 F 13/10, 24.02.82), Известное устройство предназначено для сопряжения с алфавитно-цифровым дисплеем только одного типа и не формирует видеосигналов.
Известно также устройство для сопряжения ЭВМ с алфавитно-цифровыми дисп- 20 леями, которое содержит генератор синхроимпульсов, элемент НЕ, элементы И, элемент задержки, делитель частоты, элементы ИЛИ, триггеры, буферный регистр, узел передатчиков, формирователи импуль- 25 сов, счетчик, расширитель синхроимпульсов, формирователи импульсов дисплеев, узел приемников (авт,св. М 1113792, кл. G
06 F 13/ОО, 21.06,83). Это устройство также не формирует видеосигналов. 30
Наиболее близким по технической сущности к предлагаемому является модуль ТВадаптера, содержащий дисплейный счетчик, адресный мультиплексор, внутреннее ОЗУ, сдвиговый регистр, синхрогенера- 35 тор, схему обработки видеосигнала, схему управления модулем, и блок управления памятью, буферный регистр, регистр страниц, буфер формирования данных, регистра управления модулем, режимом и цветом, при- 40 чем выход дисплейного счетчика подключен к входу адресного мультиплексора, соединенного также с выходом регистра страниц, выход мультиплексора подключен к входу внутреннего ОЗУ, соединенного также с бу- 45 ферным и сдвиговым регистрами и блоком управления памятью, выход которого соединен с входом адресного мультиплексора, вход блока управления памятью через регистр управления модулем соединен выхо- 50 дом блока управления режимом, выход которого, а также выход регистра управления цветом соединены со схемой видеосигнала, соединенной также с синхрогенератором (Микропроцессорные 55 средства и системы, 1986, ЬЬ 1, с.64-65, рис,4). Прототип предназначен для работы только с дисплеем одного типа (например, цветным) и вследствие этого имеет низкую пропускную способность, Целью изобретения является повышение пропускной способности устройства.
Цель достигается тем, что в устройство для сопряжения микроЭВМ с периферийными устройствами, содержащее первую оперативную память, адресный вход которой соединен с выходом первого мультиплексора, информационные входы которого соединены с выходами счетчика, первый буферный регистр, вход данных которого соединен с выходом первой оперативной памяти, а выход первого буферного регистра и вход данных первой оперативной памяти соединены с внутренней шиной данных устройства, которая через блок приемопередатчиков соединена с шиной данных микроЭВМ, выход первой оперативной памяти соединен с входом данных первого регистра сдвига, постоянную память, выход которой соединен с первым входом блока управления циклами памяти, первая группа входов блока управления режимом через первый блок усилителей соединены с шинами управления микроЭВМ. первый выход блока управления режимом соединен с управляющим входом блока приемопередатчиков, вторая группа входов блока управления режимом соединена с внутренней шиной данных устройства, управляющий вход первого мультиплексора соединен с вторым выходом блока управления режимом, вход разрешения и синхровход первого буферного регистра соединены соответственного с третьим выходом блока управления режимом и первым выходом блока управления циклами памяти, первая группа входов которого соединена через второй блок усилителей с управляющей шиной микроЭВМ, а вторые вход и выход— соответственно с четвертым выходом блока управления режимом и управляющим входом первого регистра сдвига, группа управляющих входов первой оперативной памяти соединены с третьим выходом блока управления циклами памяти, третий вход которого соединен с соответствующим выходом первого блока усилителей, выходы первого регистра сдвига через третий блок усилителей соединены с информационными входами периферийного устройства, четвертый блок усилителей, выход которого соединен с информационным входом внешнего устройства, введены второй мультиплексор, вторая оперативная память, второй буферный регистр, второй регистр сдвига, два регистра адреса, генератор импульсов, пятый блок усилителей и регистр, группа выходов которого соединена с группой синхровходов периферийного устройства, а выход — с входом запроса прерывания микроЭВМ, 1839260
10
55 при этом группа входов данных регистра соединена с группой входов постоянной памяти, группа адресных входов которой и группа входов данных второго мультиплексора соединены с выходами счетчика, синхровходы постоянной памяти, регистра, первого и второго регистров сдвига и вторая группа входов блока управления циклами памяти и счетный вход счетчика соединены с соответствующими выходами генератора импульсов, выход первого регистра адреса соединен с адресным входом первой оперативной памяти, а входы данных первого и второго регистров адреса, вход данных второй оперативной памяти и выход второго буферного регистра соединены с внутренней шиной данных устройства, выходы второго мультиплексора и второго регистра адреса соединены с входом адреса второй оперативной памяти, выход которой соединен с входами данных второго буферного регистра и второго регистра сдвига, выход которого соединен с входом четвертого блока усилителей, синхровходы первого и второго мультиплексоров и первый вход блока управления соединены с четвертым выходом блока управления циклами памяти, первый и второй выходы которого соединены с вторым и третьим входами блока управления, четвертый и пятый выходы которого через пятый блок усилителей соединены с управляющей шиной микроЭВМ, а шестой выход — с четвертым входом блока управления циклами памяти, пятый выход которого соединен с управляющим входам второго регистра сдвига, управляющие и синхровхады первого и второго регистров адреса соединены соответственно с седьмым выходом блока управления и выходом первого блока усилителей, управляющий и синхравхад второго буферного регистра соединены соответственно с первым выходом блока управления циклами памяти и третьим выходом блока управления, группа управляющих входов второй оперативной памяти соединена с третьим выходом блока управления циклами памяти, управляющий вход второго мультиплексора соединен с вторым выходом блока управления, четвертый вход блока управления соединен с внутренней шиной данных устройства.
На фиг.1 изображена схема предлагаемого устройства; на фиг.2 — схема блока управления режимом; на фиг.3 — схема блока управления циклами памяти; нэ фиг.4— схема счетчика 1.
Устройство для сопряжения микроЗВ(Л
cпериферийными устройствам:и (фиг.1) содержит счетчик 1, первый и второй мультиплексоры 2 и 3, первый и второй регистры 4 и 5 адреса, первую и вторую оперативные памяти 6 и 7, первый и второй буферные регистры 8 и 9, первый и второй регистры 10 и 11 сдвига, постоянную память 12, регистр
13, генератор 14 импульсов, блок 15 управления режимом, блок 16 управления циклами памяти, блок 17 приемапередатчиков, блоки 18-22 усилителей, магистраль 23 микроЭВМ, синхровходы 24, выходы 25 данных для цветного дисплея, выход 26 для чернобелого дисплея, внутреннюю шину 27 данных. Адресный вход оперативкой памяти 6 соединен с выходом мультиплексора 2, информационные входы которого соединены с выходами счетчика 1, Вход данных буферного регистра 8 соединен с выходом оперативной памяти 6, а выход буферного регистра 8 и вход данных оперативной памяти 6 соединены с внутренней шиной 27 данных, которая через блок 17 соединена с магистралью
23. Выход оперативной памяти 6 соединен с входом данных регистра 10 сдвига, вход постоянной памяти 12 — с первым входом блока 16. Первая группа входов блока 15 через первый блок 18 усилителей соединена с шинами -управления микроЭВМ, первый вход блока 15 соединен с управляющим входом блока 17, вторая группа входов блока 15 соединена с внутренней шиной 27 данных, Управляющий вход мультиплексора 2 соединен с вторым выходом блока 15, Вход разрешения и синхровход буферного регистра 8 соединены соответственно с третьим выходом блока 15 и первыл1 выходом блока
16, первая группа входов которого соединена через блок 19 усилителей с магистралью
23 микроЭВМ, а второй вход и выход — с четвертым выходом блока 15 и управляющим входом регистра 10 сдвига, Группа управляющих входов оперативной памяти 6 соединена с третьим выходал1 блока 16, третий вход которого соединен с соответствующим выходом блока 18 усилителей. Выходы регистра 10 сдвига через блок 20 усилителей соединены с информационными входами периферийного устройства, выход блока 21 усилителей соединен с информационным входом внешнего устройства, Группа выходов регистра 13 соединена с группой синхровходав периферийного устройства, а выход — с входом запроса прерывания микраЭВМ. Группа входов данных регистра 13 соединена с группой входов постоянной памяти 12, группа адресных входов которой и группа входов данных мультиплексора 3 соединены с выходами счетчика 1. Синхровходы постоянной памяти 12, регистра 13, регистров 10, 11 сдвига, вторая группа входов блока 16 и счетный вход счетчика 1 соединены с соответствующими выходэMè
1839260
30 зом
55 генератора 14 импульсов. Выход регистра 4 адреса соединен с адресным входом оперативной памяти 6, а входы данных регистров
4, 5 адреса, вход данных оперативной памяти 7 и выход буферного регистра 9 соединены с внутренней шиной 27 данных.
Управляющий и синхровход буферного регистра 9 соединены соответственно с первым выходом блока 16 и третьим выходом блока 15. Группа управляющих входов oneративной памяти 7 соединена с третьим выходом блока 16, управляющий вход мультиплексора 3 соединен с вторым выходом блока 15, а четвертый вход блока 15 соединен с внутренней шиной 27 данных.
Блок 15 управления режимов (фиг.2) состоит из триггера 28, селектора адреса, выполненного в виде элемента И вЂ” НЕ 29, триггера 30, элемента И 31, элементов И
32 — 34, элементов И-HE 35 — 41 и. элементов
НЕ 42, 43.
Блок 16 управления циклами памяти (фиг.3) состоит из постоянной памяти 44, регистров 45, 46, триггеров 47 — 49 группы элементов И-НЕ 50, 51, элементов И 52, 53 и усилителей 54, 55, 56, Счетчик 1 (фиг.1) содержит счетчики 57, 58 и ПЗУ 59.
Работает устройство следующим обраУстройство совмещает в себе управление цветным и монохромным мониторами, вырабатывая сигналы R, 6, В для цветного и
ИОЕО для черно-белого мониторов, а также необходимые сигналы управления строчной и кадровой развертками. Полярности и временные соотношения управляющих сигналов определяются синхронным автоматом, реализованным на ПЗУ.
Устройство работает по принципу BitMap, т.е. его видеоОЗУ непосредственно отображено в адресном пространстве на шине микроЭВМ.
Частота развертки составляет 50 Гц, Информационная емкость черно-белого кадра
1024 х 296 точек. Информационная емкость цветного кадра 512 х 296 точек при четырех битах на одну точку.
Весь видеобуфер (блоки 6 и 7) расположен в адресном пространстве с адреса
007E000h по адрес 007FFFFFh, при этом видеобуфер черно-белого изображения (блок 7) имеет смещение 00000000h, а цветного (блок 6) 00010000h. Два образующихся свободны (неотображаемых) куска памяти также доступны с шины и могут использоваться для хранения данных (как обычная память).
Устройство сопряжения является всегда пассивным устройством и проводит циклы только под управлением процессора или устройства прямого доступа микроЭВМ.
Циклы обращения — чтение слова, запись слова, запись произвольной комбинации байтов.
По сигналу шины 23 BADR в триггер 30 (фиг.2) записывается признак совпадения адреса, вырабатываемый элементом И вЂ” НЕ
29, в триггер 28 — номер банка памяти 6 или
7, к которому идет обращение (сигналы m/ñ и — m/c). В случае правильно дешифрованного адреса и наличия сигнала BADR формируется сигнал Reg на четвертом выходе блока 15, означающий необходимость проведения цикла памяти 6(7) для активного устройства шины. Одновременно с сигналом Reg на шине 23 формируются сигнал
ВАСК (пассивное устройство правильно дешифровало свой адрес) и сигнал BWAIT на выходе элемента И 32 (требование ожидания для активного), По сигналу — ADR (вырабатывается при наличии сигнала HADR) адрес обращения к цветной памяти 6 сохраняется в регистре 4, а к черно-белому — a регистре 5.
Блок 16 управления циклами памяти, обнаружив сигнал Reg, ожидает первого свободного цикла памяти и производит чтение или запись информации (присутствует сигнал PSE), после этого запрещает выдачу сигнала BWAIT и ожидает снятия сигнала
BADR, Циклы памяти распределены следующим образом:
0 1 2 3
Во время обратного хода строчной и кадровой разверток (определяется по наличию сигнала BLANK с выхода памяти 12) свободны все циклы.
Во время цикла памяти ее адрес выбирается либо со счетчика 1 развертки через мультиплексоры 2, 3, переключающие старшие-младшие разряды адреса внутри цикла в случае цикла регенерации изображения, либо с регистров 4, 5 адреса в случае цикла шины, В цикле регенерации видеоизображения данные, считанные иэ памяти 6(7), записываются в сдвиговые регистры (10 для цветного кадра и в 11 для черно-белого кадра), Из сдвиговых регистров данные выдвигаются при смене текущей точки. à по ним формируются сигналы R, G, 0 и VIDEO, 10
1839260 (см.выше) и синхросерии для обоих мониторов. При этом потребление платы от источника +5В -4А. Среднее время одного цикла
698 нс.
5 (56) Авторское свидетельство СССР
М 1113792, кл. G 06 F 13/00, 1983, Микропроцессорные средства и систе10 мы. 1986, М 1, с.64, 65, рис.4, 15
УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ
МИКРОЭВМ С ПЕРИФЕРИЙНЫМИ УСТРОЙСТВАМИ, содержащее первую оперативную память, адресный вход которой соединен с выходом первого мультиплек- 20 сора. информационные входы которого соединены с выходами счетчика, первый буферный регистр, вход данных которого соединен с выходом первой оперативной памяти, а выход первого буферного регист- 25 ра и вход данных первой оперативной памяти соединены с внутренней шиной данных устройства, которая через блок приемопередатчиков соединена с шиной данных микроЭВМ, выход первой оперативной памяти соединен с входом данных первого регистра сдвига, постоянную память, выход которой соединен с первым входом блока управления циклами памяти, первая группа входов блока управления режимом через первый блок усилителей соединена с шинами управления микроЭВМ, первый выход блока управления режимом соединен с управляющим входом 40 блока приемопередатчиков, вторая группа входов блока управления режимом соединена с внутренней шиной данных устройства, управляющий вход первого мультиплексора соединен с вторым выходом блока управления режимом; вход разрешения и синхровход первого буферного регистра соединены соответственно с третьим выходом блока управления режимом и первым выходом блока управления 50 циклами памяти, первая группа входов которого соединена через второй блок усилителей с управляющей шиной микроЭВМ, а вторые вход и выход — соответственно с четвертым выходом блока управления ре- 55 жимом и управляющим входом первого регистра сдвига, группа управляющих входов первой оперативной памяти соединена с третьим выходом блока управления циклами памяти, третий вход которого соединен
В цикле, инициированным активным устройством, данные памяти записываются в регистр 8(9) данных и оттуда передаются на шину через блок 17 приемопередатчиков.
Отсчетом точек в строке занимается
ПЗУ 59, которое производит перезарядку
57, оно же формирует разрешение счета для счетчика 58 строк и сигналы для ПЗУ 12, управляющего счетчиками по кадру, Кадровые ПЗУ 12 формирует сигнал BLANK
Формула изобретения
I с соответствующим выходом первого блока усилителей, выходы первого регистра сдвига через третий блок усилителей соединены с информационными входами периферийного устройства, четвертый блок усилителей, выход которого соединен с информационным входом внешнего устройства, отличающееся тем, что, с целью повышения пропускной способности, в устройство введены второй мультиплексор, вторая оперативная память, второй буферный регистр, второй регистр сдвига, два регистра адреса, генератор импульсов, пятый блок усилителей и регистр, группа выходов которого соединена с группой синхровходов периферийного устройства, а выход - с входом запроса прерывания микроЭВМ, группа входов данных регистра соединена с группой выходов постоянной памяти, группа адресных входов которой и группа входов данных второго мультиплексора соединены с выходами счетчика, синхровходы постоянной памяти, регистра, первого и второго регистров сдвига, вторая группа входов блока управления циклами памяти и счетный вход счетчика соединены с соответствующими выходами генератора импульсов, выход первого регистра адреса соединен с адресным входом первой оперативной памяти, а входы данных первого и второго регистров адреса, вход данных второй оперативной памяти и выход второго буферного регистра соединены с внутренней шиной данных устройства, выходы второго мультиплексора и второго регистра адреса соединены с входом адреса второй оперативной памяти. выход которой соединен с входами данных второго буферного регистра и второго регистра сдвига, выход которого соединен с входом четвертого блока усилителей, синхровходы первого и второго мультиплексоров и первый вход блока управления режимом соединены с четвертым выходом блока управления циклами памяти, первый и второй выходы которого соеМ 1839260 12 динены с вторым и третьим входами блока ды второго буферного регистра соединены управления, четвертый и пятый выходы ко- соответственно с первым выходом блока торого через пятый блок усилителей соеди- управления циклами памяти и третьим вынены с управляющей шиной микроЭВМ, а ходом блока управления режимом, группа шестой выход соединен с четвертым вхо- 5 управляющих входов второй оперативной дом блока управления циклами памяти, пя- памяти соединена с третьим выходом блотый выход которого соединен с ка управления циклами памяти, управляюуправляющим входом второго регистра щий вход второго мультиплексора сдвига, управляющие и синхровходы пер- соединен с вторым выходом блока управвого и второго регистров адреса соедине- 0 ления режимом, четвертый вход блока уп-, ны соответственно с седьмым выходом равления режимом соединен с внутренней блока управления и выходом первого бло- шиной данных устройства, ка усилителей, управляющий и синхровхо0гп dauv 16(х)Р5е
Ж л улмююгл.юлю
Afu ЮБКАМ
ЛГ
Хгр,Хг
dmCheг М
Утюг 17
1839260
Л 1 с&а1Р/Х
ЖфйИУлглст7 7
Флю у4
73 ,Р л mu Ю7 й7 &Л
f5 х
um гю
Хгр
& Юла
4ВЬват клвюяnw b 7
4m &юлю
Составитель В, Васекин
Техред М, Моргентал Корректор С. Лисина
Редактор Т, Юрчикова
Заказ 3407
Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина, 101
Тираж Подписное
НПО "Поиск" Роспатента
113035, Москва, Ж-35, Раушская наб., 4/5
PpE Мру /
Я,РГРЛФ
»»»»где иу и и»ю> лу f3
