Устройство для контроля блоков памяти

 

Изобретение относится к вычислительной технике и может быть использовано при разработке устройств для контроля блоков оперативной памяти Целью изобетения является повышение надежности устройства за счет его упрощения Устройство для контроля блоков памяти содержит блок управления , блок задания адреса, блок задания тестов, формирователь тестового набора формирователь проверяемого числа, регистр числа, блок поразрядного сравнения, блок определения адреса ошибки Новым в устройстве является состав блоков управления и задания адреса и связи внутри этих блоков и между блоками устройства. 3 ил.

(19) RU (11) (51) 5 G11C29

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ПАТЕНТУ

Комитет Российской Федерации по патентам и товарным знакам (21) 4898397/24 (22) 29.12.90 (46) 15.10.93 Бюл hh 37 — 38 (71) Институт точной механики и вычислительной техники имСАЛебедева PAH (72) Светличная ЕЛ.; Жуков Л.8. (73) Институт точной механики и вычислительной техники имСАЛебедева PAH (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ

ПАМЯТИ (57) Изобретение относится к вычислительной технике и может быть использовано при разработке устройств дпя контроля блоков оперативной памяти.

Целью изобетения является повышение надежности устройства за счет его упрощения Устройство для контроля блоков памяти содержит блок управления, блок задания адреса, блок задания тестов, формирователь тестового набора, формирователь проверяемого числа, регистр числа, блок поразрядного сравнения, блок определения адреса ошибки.

Новым в устройстве является состав блоков управления и задания адреса и связи внутри этих блоков и между блоками устройства. 3 ил.

2001452

Изобретение относится к области вычислительной техники и может быть использовано при разработке устройств для контроля блоков оперативной памяти, в частности, на полупроводниковых элементах, Известно устройство для контроля блоков памяти, содержащее блок задания тестов, блок управления, блок синхронизации, блок задания адреса, блок поразрядного сравнения и регистр числа. Основными недостатками такого устройства являются: ограниченный выбор тестов и режимов, который не обеспечивает достаточной эффективности контроля блоков памяти, Наиболее близким по технической сущности к заявляемому устройству является устройство для контроля блоков памяти, содержащее блок задания тестов с формирователем тестового набора на выходе, блок задания адреса, блок управления, формирователь считанных сигналов, регистр числа, блок поразрядного сравнения. определения адреса ошибки.

Устройство обеспечивает контроль блоков оперативной памяти с помощью тестов

"Марш", "Диагональ" при однократном или многократном повторении тестов и автоматическом переключении значений напряжений питания микросхем памяти (номинал, максимум, минимум).

Недостатком известного устройства является сложность и невозможность автоматически с точностью до разряда устанавливать изменение тестового адреса, что не позволяет достаточно точно установить адрес неисправности, Целью изобретения является повышение надежности устройства, Укаэанная цель достигается тем, что в устройстве для контроля блоков памяти, содержащем блок управления, блок задания адреса, блок задания тестов, формирователь тестового набора, блок проверяемой памяти, формирователь проверяемого числа, регистр проверяемого числа, блок поразрядного сравнения и блок определения адреса ошибки, а первые и вторые информационные выходы блока задания адреса соединены с соответствующими входами блока задания тестов, выходы формирователя тестовых наборов соединены с входами блока проверяемой памяти, выходы которого через формирователь проверяемого числа подключены к первым информационным входам регистра числа, выходы которого соединены с первыми входами блока поразрядного сравнения, блок управления включает я себя регистр управляющего слова, счетчи кадров, счетчик малого цикла. счетчик регенерации, блок формирования

55 сигналов записи/чтения, первый, второй и третий мультиплексоры, элемент И и триггер готовности, а блок задания адреса включает в себя счетчик базового адреса и счетчик текущего адреса, каждый иэ которых содержит N триггеров задания адреса, блока формирования переноса, N селекторов и N-разрядный счетчик, причем информационный вход устройства является информационным входом блока управления, первый, вторые, третий, четвертый, пятый и шестой управляющие входы устройства являются соответственно первым, вторым и третьим управляющими входами блока управления, синхровходом блока задания тестов, синхровходом регистра числа и вторым управляющим входом блока задания адреса, первый управляющий вход устройства дополнительно соединен с синхровходом блока задания адреса и первым синхровходом блока определения адреса ошибки, вторые управляющие входы которого дополнительно подключены ко вторым управляющим входам устройства, выход блока определения адреса ошибки является первым выходом устройства, а пятый выход блока управления иэ группы его управляющих выходов является вторым выходом устройства, входы признаков конца счета блока управления соединены с выходами признаков конца счета блока задания адреса, первые выходы из группы информационных выходов блока управления соединены с первыми входами формирователя тестового набора и адресными входами блока определения адреса ошибки, вторые и третьи выходы из этой группы выходов блока управления соединены с первыми и вторыми информационными входами блока задания адреса, четвертые и пятые выходы иэ этой группы выходов блока управления соединены соответственно с пятыми и с шестыми информационными входами блока задания тестов, первые, вторые, третьи и четвертый выходы иэ группы управляющих выходов блока управления соединены соответственно с первыми управляющими входами блока задания адреса, с первыми, со вторыми и с третьими управляющими входами блока задания тестов и блока задания адреса, третьи и четвертые информационные выходы блока задания адреса соединены с соответствующими входами блока задания тестов, первые и вторые выходы которого соединены соответственно со вторыми входами формирователя тестового прибора, с третьими его входами и вторыми информационными входами регистра числа, вг орые выходы которого соединены с соответствующими входами блока поразрядно2001452 го сравнения, первые и второй выходы которого соединены соответственно с информационными и входом разрешения записи блока определения адреса ошибки, сдвиговые входы регистра управляющего слова блока управления, счетчика кадров, счетчика малого цикла и счетчика регенерации объединены и подключены к информационному входу блока управления, первый вход из группы вторых управляющих входов блока управления подключен к первым синхровходам регистра управляющего слова, счетчика кадров, счетчика малого цикла и счетчика регенерации, а вторые входы из группы вторых управляющих входов блока управления соединены с входами разрешения сдвига соответственно регистра управляющего слова, счетчика кадров, счетчика малого цикла и счетчика ренегерации, первый управляющий вход блока управления соединен со вторыми синхровходами счетчика кадров. счетчика малых циклов, с синхровходами схемы формирования сигналов записи/чтения и триггера готовности блока управления, третий управляющий вход которого подключен ко второму синхровходу счетчика регенерации. входы признаков конца счета блока управления соединены с информационными входами третьего мультиплексора, выход которого соединен с первым входом элемента И, первые, вторые и третьи выходы регистра управляющего слова являются соответствующими информационными выходами блока управления, четвертые выходы регистра подключены к информационным входам схемы формирования сигналов записи/чтения и первого мультиплексора, управляющие входы которого объединены с управляющими входами третьего мультиплексора и соединены с первыми выходами счетчика кадров, второй выход которого соединен со вторым входом элемента И, третий вход которого через инвертор подключен к шестому выходу регистра управляющего слова, пятые выходы которого соединены с управляющими входами второго мультиплексора, информационные входы которого объединены с соответствующими первыми, вторыми и третьими управляющими выходами блока управления и подключены к выходам счетчика малого цикла, первые выходы счетчика регенерации являются четвертыми выходами блока управления, выход первого мультиплексора и выходы блока формирования сигналов записи/чтения являются его пятыми информационными выходами, выход второго мультиплексора является информационным входом счетчика малого цикла, прямой и инверсный выходы элемента И

55 соединены соответственно с информационным входом триггера готовности и с первым входом элемента ИЛИ, второй вход которого соединен со вторым выходом счетчика регенерации, выход элемента ИЛИ соединен с четвертым управляющим выходом блока управления, выход триггера готовности соединен с пятым управляющим выходом блока управления, I-й вход из первой группы информационных входов блока задания адреса подключен к S-входу i-го триггера задания базового адреса, первому и через инвертор к третьему входу I-го селектора счетчика базового адреса, инверсный выход 1-го триггера задания базового адреса соединен с его О-входом и соответствующим входом первого блока формирования переноса, I-й выход которой подключен к

V-входу I-го триггера задания базового адреса, синхровходы и R-входы N триггеров задания базового адреса объединены и соединены соответственно с синхровходом и со вторым управляющим входом блока задания адреса, инверсный выход I-ro триггера задания базового адреса дополнительно подключен ко второму входу1-го селектора, четвертый вход и инверсный выход которого соединены соответственно с i-м входом иэ второй группы информационных входов блока задания адреса и с информационным входом 1-го разряда счетчика базового адреса, первые и вторые выходы которого являются первой и второй группами выходов блока задания адреса, 1-й вход из первой группы информационных входов блока задания адреса подключен к S-входу 1-го триггера задания текущего адреса, первому и через инвертор к третьему входу i-ro селектора счетчика текущего адреса, инверсный выход I-го триггера задания текущего адреса соединен с его D-входом и соответствующим входом второго блока формирования переноса, 1-й выход которой подключен к

V-входу i-го триггера задания текущего адреса, синхровходы и R-входы N триггеров задания текущего адреса объединены и соединены соответственно с синхровходом и со вторым управляющим входом блока задания адреса, инверсный выход 1-го триггера задания текущего адреса дополнительно подключен ко второму входу 1-го селектора, четвертый вход и инверсный выход которого соединены соответственно с 1-м входом из второй группы информационных входов блока задания адреса и с информационным входом I-го разряда счетчика текущего адреса, первые и вторые выходы которого являются третьей и четвертой группами выходов блока задания адреса, вход "+1" счетчика текущего адреса соединен с источником ло2001452 гической единицы, вход +1" счетчика базового адреса подключен к выходу конца счета счетчика текущего адреса, управляющие входы счетчиков базового и текущего адресов соединены с соответствующими первыми управляющими входами блока задания адреса, третий управляющий вход которого подключен к входам блокировки счетчиков базового и текущего адресов блока.

Технических решений с совокупностью признаков, сходной с совокупностью отличительных признаков объекта изобретения, не имеется.

Сущность изобретения заключается в том, что данная совокупность существенных признаков и связей между ними позволяет получить более простое, а, следовательно, более надежное устройство, позволяющее контролировать и надежно диагностировать блоки памяти с помощью тестов "Марш", "Галоп", "Пинг-Понг", Таким образом, предложенное устройство обладает свойствами, не присущими известным устройствам. Это объясняется новой совокупностью существенных признаков и новыми связями.

На фиг. 1 представлена блок-схема устройства для контроля блоков памяти; на фиг. 2 — схема блока управления. на фиг. 3— схема i-го разряда счетчиков базового и текущего адресов.

Устройство содержит (cv. фиг, 1) блок 1 управления, блок 2 задания адреса, блок 3 задания тестов, формирователь 4 входного набора, блок 5 проверяемой памяти, формирователь 6 проверяемого числа, регистр 7 числа, блок 8 поразрядного сравнения, блок

9 определения адреса ошибки, информационный вход 10 устройства, управляющие входы 11-1.„11-6 устройства, первый выход

12 и второй выход 13 устройства, входы 14 признаков конца счета блока 1, информационные выходы 15-1...15-5 и управляющие выходы 16-1......16-5 блока 1 управления, первые входы 17-1 и вторые входы 17-2 информационные, управляющие входы 18-1...18-3 и синхровход 19 блока 2 задания адреса, информационные выходы 20-1...20-4 блока

2, выходы 21 признаков конца счега, информационные входы 22-1...22-7, управляющие входы 23-1...23-3 и синхровход 24 блока 3 задания тестов и его выходы 25-1 ...25-2, входы 26-1...26-3 формирователя тестового набора, его выходы 27, информационные входы 28-1...28-2 и синхровход 29 регистра

7 числа, первые 30-1 и вторые 30-2 выходы регистра 7 числа, входы 31-1...31-2 блока 8 поразрядного сравнения, первые выходы

32-1 и второй выход 32-2 блока 8, адресные входы 33, информационные 34 входы, вход

35 разрешения записи, первый вход 36-1 и вторые управляющие входы 36-2 блока 9 определения адреса ошибки.

Блок 1 управления (см. фиг, 2) содержит регистр 37 управляющего слова, счетчик 38 кадров, счетчик 39 малого цикла, счетчик 40 регенерации, блок формирования сигналов записи/чтения 41-1, первый 41-2 и второй

42-1 и третий 42-2 мультиплексоры, элементы И 43-1 и ИЛИ 43-2 и триггер 44 готовности, выходы 45-1...45-6 регистра 37 управляющего слова.

Блок 2 задания адреса содержит N-разрядный счетчик базового адреса и N-разрядный счетчик текущего адреса, выполненные одинаково. Типовая схема счетчика (см. фиг. 3) содержит N триггеров

46 задания адреса, блок 47 формирования сигналов переноса, N селекторов 48 и Nразрядный счетчик 49.

Информационный вход 10 устройства (см, фиг. 1) служит для записи в устройство исходных данных и соединен с информационным входом блока 1 управления. Первый управляющий вход 11-1 устройства служит для подачи рабочих синхроимпульсов с частотой 2,5 МГц в режиме контроля блока 5 проверяемой памяти и соединен с первым управляющим входом блока 1, синхровходом 19 блока 2 и первым управляющим входом 36-1 блока 9, Вторые управляющие входы 11-2 устройства служат для подачи синхроимпульса и сигналов разрешения записи в режиме записи исходных данных в регистр 37 и счетчики 38...40 блока 1 и считывания результатов контроля из блока 9 в режиме считывания результатов и подключены ко вторым управляющим входам блока

1 и вторым управляющим входом 36-2 блока

9. На третий управляющий вход 11-3 устройства поступает непрерывная серия рабочих синхроимпульсов с частотой 2,5 МГц для синхронизации счетчика 40 регенерации блока 1. Эта серия не блокируется при останове устройстве по окончании контроля блока 5 проверяемой памяти. Вход 11-3 устройства соединен с третьим управляющим входом блока 1. Четвертый 11-4 вход устройства соединен с синхровходом 24 блока 2 и служит для передачи синхроимпульсов частотой 10 МГц. На пятый вход

11-5 устройства, соединенный с синхровходом регистра 7, поступает строб сравнения проверяемого и эталонного числа. На шестой 11-6 вход устройства поступает сигнал

"СБРОС" для установки триггеров 46 задания базового и текущего адресов.

Первые информационные выходы 15-1 блока 1 управления подключены к первым входам 26-1 формирователя 4 и адресным

2001452

10 входам 33 блока 9 определения адреса ошибки. На вторых информационных выходах 15-2 блока 1 установлена маска, фиксирующая заданные разряды тестового адреса в неизменном значении, заданном сигналами, установленными на третьих информационных выходах 15-3 блока 1. Выходы 15-1 и 15-2 соединены соответственно с первыми и со вторыми информационными

17-1 и 17-2 блока 2. Четвертые выходы 15-4 соединены с пятыми информационными входами 22-5 блока 3 задания адреса и служат для подачи адреса регенерации, Пятые информационные выходы 15-5 соединены с шестыми информационными входами 22-6 блока 3, на них устанавливаются тестовые данные (О, WE, RAS и CAS). Первые управляющие выходы 16-1 блока 1 соединены с первыми управляющими входами 18-1 блока 2 и служат для подачи сигналов управления работой счетчиков тестового адреса.

Вторые и третьи управляющие выходы 16-2 и 16-3 подключены к первым и вторым управляющим входам 23-1 и 23-2 блока 3, на них устанавливаются сигналы управления коммутаторами адреса и данных блока 3.

Четвертый управляющий выход 16-4 блока

1, выход сигнала блокировки счетчиков по концу теста и на время регенерации, соединен с третьими управляющими входами 18-3 и 23-3 соответственно блоков 2 и 3. Пятый управляющий выход 16-5 блока 1, выход сигнала прерывания, является вторым выходом

13 устройства, первый выход 12 которого соединен с выходом блока 9 определения адреса ошибки и служит для вывода результатов контроля из устройства.

Информационные выходы 20-1...20-4 блока 2 подключены к соответствующим информационным входам 22-1...22-4 блока 3 и являются выходами соответственно базового адреса строки, базового адреса колонки, текущего адреса строки и текущего адреса колонки, Выходы 25-1 тестового адреса и выходы 25 - 2 тестовых данных соединены соответственно со вторыми, с третьими входами 26-2 и 26-3 формирователя 4 и вторыми информационными входами 28-2 регистра

7, Выходы 27 тестового набора формирователя 4 подключены к входам блока 5 проверяемой памяти, выходы которой через формирователь 6 числа подключены к первым информационным входам 28-1 регистра 7 числа. Выходы 30-1 проверяемого и

30-2 эталонного числа регистра 7 соединены с входами блока 8 поразрядного сравнения, Результаты сравнения с входов 32-1 блока 9 и признак наличия хотя бы одного несравнения с выхода 32-2 поступают соответст5

55 венно на информационные входы 34 и вход разрешения записи 35 блока 9.

Сдвиговые входы регистра 37 управляющего слова блока 1 управления (фиг. 2), счетчика 38 кадров, счетчика 39 малого цикла и счетчика 40 регенерации объединены и подключены к информационному входу 10 блока 1 управления. Первый вход из группы вторых 11-2 управляющих входов блока 1 управления подключен к первым синхровходам регистра 37 управляющего слова, счетчика 38 кадров, счетчика 39 малого цикла и счетчика 40 регенерации, а вторые входы из группы вторых управляющих входов

11-2 блока управления соединены со входами разрешения сдвига соответственно регистра 37 управляющего слова, счетчика 38 кадров, счетчика 39 малого цикла и счетчика

40 регенерации. На эти входы в режиме записи исходных данных поступают соответственно синхроимпульс ввода/вывода информации и сигналы разрешения записи в соответствующие регистр и счетчики блока 1. Первый управляющий вход 11-1, вход синхроимпульсов, поступающих в устройство в режиме контроля, соединен со вторым счетчиком 38 кадров, счетчика 39 малых циклов. с синхровходами схемы формирования сигналов записи/чтения 41-1 и триггера 44 готовности блока 1 управления. Третий 11-3 управляющий вход блока 1 подключен ко второму синхровходу счетчика 40 регенерации. Вход 14 признака конца счета блока управления соединен с первым входом элемента И. Первые выходы 45-1, вторые выходы 45-2 и третьи выходы 45-3 регистра 37 являются соответствующими информационными выходами 15-1...15-3 блока 1. Четвертые выходы 45-4 регистра 37 подключены к информационным входам схемы формирования сигналов записи/чтения 41 1 и первого мультиплексора 41-2. Управляющие входы мультиплексора 41-2 соединены с первыми выходами счетчика 38, второй выход которого соединен со вторым входом элемента И 43-1, третий вход которого через инвертор подключен к шестому выходу 45-6 регистра 37. Пятые выходы регистра 37 соединены с управляющими входами второго мультиплексора 42, информационные входы которого объединены с соответствующими первыми 16-1, вторыми 16-2 и третьими

16-3 управляющими выходами блока 1 и подключены к выходам счетчика 39. Первые выходы счетчика 40 являются четвертыми информационными выходами 15-4 блока 1.

Выход первого мультиплексора 41-2 и выходы блока формирования сигналов записи/чтения 41-1 являются пятыми информационными выходами 15-5 блока 1.

2001452

Выход второго мультиплексора 42 соединен с информационным входом счетчика 39, прямой и инверсный выходы элемента И

43-1 соединены соответственно с информационным входом триггера 44 готовности и с первым входом элемента ИЛИ 43-2, второй вход которого соединен со вторым выходом счетчика 40, выход элемента ИЛИ 43-2 соединен с четвертым управляющим выходом

16-4 блока 1, Выход триггера 44 готовности соединен с пятым управляющим выходом

16-5 блока 1 управления.

На типовой схеме i-го разряда счетчика базового (текущего) адреса i-й вход из первой группы информационных входов 17-1 блока 2 (фиг. 3) подключен к S-входу i-ro триггера 46 задания адреса, первому и через инвертор к третьему входу i-го селектора 48. Инверсный выход i-го триггера 46 задания адреса соединен с его D-входом и соответст вующим входом схемы 47 формирования переноса, i-й выход которой подключен к V-входу i-го триггера 46, синхровходы и R-входы N триггеров 46 задания адреса обьединены и соединены соответственно с синхровходом 19 и со вторым управляющим входом 18-2 блока 2 задания адреса. Инверсный выход i-го триггера 46 дополнительно подключен ко второму входу i-ro селектора 48. Четвертый вход и инверсный выход селектора 48 соединены соответственно с i-ì входом иэ второй группы информационных входов 17-2 блока 2 и с информационным входом i-го разряда счетчика 49 адреса. первые и вторые вь«ходь« которого являются первой 20-1 и второй 202 для счетчика базового адреса, третьей 20-3 и четвертой 20-4 для счетчика текущего адреса группами выходов блока 2. Вход "-«1" (он помечен на фиг. 3 " ) счетчика текущего адреса соединен с источником логической единицы (на фиг. 3 не показано), Вход "«-1" счетчика базового адреса подключен (не показано) к выходу конца счета счетчика текущего адреса. Управля«ощие входы счетчиков базового и текущего адресов соединены с соответствующими первыми управляющими входами 18-1 блока 2, третий управляющий вход 18-3 которого подключен к входам блокировки счетчиков базового и текущего адресов блока.

Устройство предназначено для контроля ТЭЗов, содержащих блоки памяти емкостью 256 Кб - 11 МГб. Контроль производится методом сравнен я реальных результатов с тестовыми «эталон««ь«ми) значе,ниями.

Контролируемый блок нам<«ти выполнен; например, на микросх«м,-«х 565РТ7, Разрядность ин4«ормациг«ннь«; в; до«««1 выходов, например 10. Адресные входы десятиразрядные. Управляющие входы записи строк RASO...RAS7. колонок CASO...RAS3 и разрешения записи WR, 5 Предлагаемое устройство может быть выполнено, например, на микросхемах серии 1500 или ИЗООБ.

Устройство работает совместно с

ППЭ ВМ в составе стенда для контроля логи10 ческих блоков и блоков памяти МВК, Проверка производится в старт/стоп-ном режиме. За один запуск теста тестированию подвергается один ярус микросхем проверяемого блока памяти.

15 Перед запуском теста в режиме диалога

"оператор — ППЭВМ" производится подготовка устройства к работе. Подготовка вкл«очает в себя: — запись в регистр 37 управляющего

20 слова (см. фиг, 2) а) номер яруса микросхем (выходы 45-1) проверяемого блока 5 памяти; б) маски (выходы 45-2), блокирую«цей те разряды тестового адреса, которые необхо25 димо зажать в неизменном положении; в) маски (выходы 45-3), устанавливающей зажатые разряды адреса в состояние лог. О" или "лог, 1"; г) маски (выходы 45-4), позволяющей на30 значи гь значение тестового фона для каждого информационного разряда теста, и диаграммы одного цикла изменения тесто ваго управляющего сигнала WE; д) номер обратной связи (выходы 45-5)

35 для счетчика малого цикла, е) признак отключения блокировки останова устройства по концу теста; — запись в счетчик 38 числа кадров, иэ которых состоит тест, который будет запу40 щен; запись в счетчик 39 временных диаграмм изменения управляющих сигналов счетчиков базового и текущего адресов, коммутаторов тестовых адреса и данных:

45 — запись я счетчик 40 времени регенерации.

Предварительная установка производится при подаче на входы 1.1-2 устройства

50 управляющих сигналов ввода. Предварительная установка счетчика 40 производится один раэ, перед началом работы. В отсутствие управляющих сигналов установки счетчика 40 на его синхровход с входа

55 11-3 устройства непрерывно до выключения питания устройства подается серия синхроимпульсов. На входы 11-1, 11-4 и 11-5 серии синкроимпульсов поступают в отсутствие управля«ощих сигналов ввода/вывода на входах 11-2.

14

2001452

После проведения начальной установки, первый рабочий синхроимпульс сбрасывает триггер 44 готовности, и на выходе 16-5 блока 1, соединенном с выходом 13 устройства появляется сигнал "Не готов к обмену".

По окончании теста триггер 44 устанавливается в единицу. Этот сигнал блокирует подачу иэ стенда на входы устройства рабочих синхроимпульсов и оповещает ППЭВМ о готовности устройства к диалогу.

Рассмотрим работу некоторых узлов устройства более подробно.

Счетчик кадров 38 перед началом работы устанавливается в исходное состояние, равное числу кадров запускаемого теста.

Например, для теста "Марш" зто число pasHo 10 (двоичный код — 1010):

1, Запись фона (Ф);

2. Счет от 1 до N, чт.Ф, зп.Ф;

3. Счет от 1 до N, чт.Ф, зп,Ф;

4. Счет от Nдо 1,,чт, Ф, зп. Ф;

5. Счет от N до 1, чт,Ф, эп.Ф;

6. Запись инверсного фона (Ф);

7. Счет от 1 до N, чт,Ф, зп,Ф;

8. Счет от 1 до N. чт.Ф, зп.Ф;

9. Счет от N до 1, чт.Ф, зп.Ф;

10. Счет от N до 1, чт.Ф, эп.Ф.

После чего счетчик 38 в режиме счета

"минус 1" считает до нуля, меняя свое состояние по сигналу "Конец счета" с выхода третьего мультиплексора 42-2, наличие ко торого, кроме того, является одним иэ условий, по которому возникает прерывание работы устройства, наряду с наличием сигналов: "Нет блокировки останова по ошибке" и "Ноль счетчика кадров", Счетчик малого цикла 39 в общем случае может быть выполнен в виде ПЗУ со счетчиФормула изобретения

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ ПАМЯТИ, 9 содержащее блок управления, блок задания адреса, блок задания тестов, формирователь тестового набора, формирователь проверяемого числа, регистр числа, блок поразрядного сравнения и блок определения адреса ошибки, причем информационные выходы первой и второй групп блока задания адреса соединены с соответствующими входами блока задания тестов. выходы формирователя тестового набора являются информационными выходами устройства, информационными входами которого являются входы формирователя проверяемого числа, выходы которого подключены к информационным входам первой группы регистра числа, выходы первой группы которого соединены с входами первой группы блока поразрядного сравнения, отличающееся тем. что, с целью

35 ком на адресных входах, в котором записаны управляющие сигналы для счетчиков базового и текущего адресов блока 2 и управляющие сигналы для коммутаторов тестовых адреса и данных блока 3. Начальный адрес считывания из ПЗУ устанавливается перед началом работы и соответствует запускаемому тесту. Конец малого цикла выбирается мультиплексором 42-1 из, например, трех показаний счетчика адреса ПЗУ, соответствующих номеру последних слов в ПЗУ, относящихся к тестам соответственно

"Марш", "Галоп" и "Пинг-Понг". С каждым тактом рабочих синхроимпульсов из ПЗУ считывается одно слово, Счетчик регенерации 40 перед началом работы устанавливается в состояние, соответствующее, например 8 мс, которое сохраняется у него на входах в течение работы устройства, и в режиме счета "минус 1" считает до нуля. Сигнал "Ноль счетчика регенерации" является сигналом к началу регенерации проверяемой памяти (рабочие синхроимпульсы при этом блокируются, а коммутатор адреса блока 3 настраивается на передачу на входы блока проверяемой памяти адресов регенерации) и подключает счетчик 40 в режим счета "плюс 1". Происходит регенерация проверяемой памяти. По окончании перебора адресов регенерации счетчик 40 принимает исходный код, и все повторяется. Подача синхроимпульсов возобновляется, устройство продолжает свою работу. (56) Авторское свидетельство СССР

N 934553,,кл, 6 11 С 29/00, 1980.

Авторское свидетельство СССР

N 1444896, кл, G 11 С 29/00, 1986. повышения надежности устройства за счет его упрощения, блок управления содержит регистр управляющего слова, счетчик кадров, счетчик малого цикла, счетчик регенерации, формирователь сигналов записи/чтения, с первого по третий мультиплексоры, элемент И. элемент ИЛИ и триггер готовности, а блок задания адреса содержит счетчик базового адреса и счетчик текущего адреса, каждый из которых содержит N триггеров задания адреса. формирователь переноса, N селекторов и

N-разрядный счетчик, причем информационный вход блока управления является информационных входом устройства, первым - шестым управляющими входами которого являются соответственно первый управляющий вход, управляющие входы группы и второй управляющий вход блока управления, синхровход блока задания тестов, синхровход регистра числа и первый

16 группы которого подключен к первым синхровходам регистра управляющего слова, счетчика кадров, счетчика малого цикла и счетчика регенерации, входы разрешения

5 сдвига которых объединены и подключены к второму управляющему входу группы блока управления, первый управляющий вход которого соединен с вторыми синхровходами счетчика кадров, счетчика мало10 го цикла, с синхровходами блока формирования сигналов записи/чтения, первого мультиплексора и триггера готовности, второй синхровход счетчика регенерации подключен к второму управляющему

15 входу блока управления, входы признака конца счета которого соединены с информационными входами третьего мультиплексора, выход которого соединен с первым входом элемента И и счетным вхо20 дом счетчика кадров, выходы первой, второй и третьей групп регистра управляющего слова соединены соответственно с информационными выходами первой, второй и третьей групп блока

25 управления, выходы четвертой группы регистра управляющего слова подключены к информационным входам блока формирования сигналов записи/чтения и информационным входам первого мультиплексора, З0 управляющие входы которого и управляющие входы третьего мультиплексора объединены и подключены к выходам группы счетчика кадров, выход которого соединен с вторым входом элемента И, третий вход которого через инвертор подключен к выходу регистра управляющего слова, выходы пятой группы которого соединены с управляющими входами второго мультиплексора, информационные входы которого и управляющие выходы первой, второй и третьей групп блока управления обьединены и подключены к выходам счетчика малого цикла, выходы группы счетчика ре45 генерации соединены с информационными выходами четвертой группы блока управления, информационные выходы пятой группы которого соединены с выходом первого мультиплексора и выходами блока

50 формирования сигналов записи/чтения, выход второго мультиплексора соединен с информационным входом счетчика малого цикла, прямой и инверсный выходы элемента И соединены соответственно с уста55новочным входом триггера готовности и с первым входом элемента ИЛИ, второй вход которого соединен с выходом счетчика регенерации. выход элемента ИЛИ соединен с первым управляющим выходом блока управления, второй управляющий

15 2001452 управляющий вход блока задания адреса, первый управляющий вход устройства соединен с синхровходом блока задания адреса и первым управляющим входом блока определения адреса ошибки, второй управляющий вход которого подключен к второму управляющему входу устройства, первым выходом которого является выход блока определения адреса ошибки, входы признака конца счета блока управления соединены с выходами признака конца счета блока задания адреса, информационные выходы первой группы блока управления соединены с входами первой группы формирователя тестового набора и адресными входами блока определения адреса ошибки, информационные выходы второй и третьей групп блока управления соединены соответственно с информационными входами первой и второй групп блока задания адреса, информационные входы третьей и четвертой групп которого соединены соответственно с информационными входами третьей и четвертой групп блока задания тестов, информационные входь пятой и шестой групп которого соединены соответственно с информационными выходами четвертой и пятой групп блока управления,, управляющие выходы первой, второй и третьей групп блока управления соединены соответственно с управляющими входами группы блока задания адреса, управляющими входами первой и второй групп блока задания тестов, первый управляющий вход которого и второй управляющий вход блока задания адреса объединены и подключены к первому управляющему выходу блока управления, второй управляющий выход которого является вторым выходом устройства, входы второй группы формирователя тестового набора соединены с выходами первой группы блока задания тестов, выходы второй группы которого соединены с выходами третьей группы формирователя тестового. набора и информационными входами второй группы регистра числа, выходы второй группы которого соединены с входами второй группы блока поразрядного сравнения, выходы группы и выход которого соединены соответственно с информационными входами и входом разрешения записи блока определения адреса ошибки, в блоке управления сдвиговые входы регистра управляющего слова, счетчика кадров, счетчика малого цикла и счетчика регенерации объединены и подключены к информационному входу блока управления, первый управляющий вход

2001452

30 выход которого соединен с выходом триггера готовности, в блоке задания адреса 1й информационный вход первой группы блока задания адреса (где I = 1, N) подключен к S-входу I-го триггера задания базового адреса, к первому и через инвертор к третьему входам 1-го селектора счетчика базового адреса, инверсный выход 1-го триггера задания базового адреса соединен с его D-входом и соответствующим входом первого формирователя переноса, i-й выход которого подключен к V-входу Iго триггера задания базового адреса, синхровходы и R-входы с первого по N триггеров базового адреса объединены и подключены соответственно к синхровходу и первому управляющему входу блока задания адреса, инверсный выход i-го триггера задания базового адреса подключен к второму входу i-го селектора, четвертый вход и инверсный выход которого соединены соответственно с I-м информационным входом второй группы блока задания адреса и с информационным входом I-го разряда счетчика базового адреса, выходы первой и второй групп которого соединены с выходами первой и второй групп блока задания адреса, 1-й информационный вход первой группы которого подключен к Sвходу 1-ro триггера задания текущего адреса, к первому входу и через инвертор к третьему входу 1-го селектора счетчика те5

25 кущего адреса, инверсный выход 1-ro триггера задания. текущего адреса соединен с

его 0-входом и соответствующим входом второго формирователя переноса, I-й выход которого подключен к Ч-входу i-ro триггера задания текущего адреса, синхровходы и R-входы с первого no N триггеров задания текущего адреса обьединены и подключены соответственно к синхровходу и к первому управляющему входу блока задания адреса, инверсный выход 1-го триггера задания текущего адреса подключен к второму входу I-го селектора, четвертый вход и инверсный выход которого соединены соответственно с 1-м информационным входом второй группы блока за дания адреса и с информационным входом

1-го разряда счетчика текущего адреса, первые и вторые выходы которого соединены с выходами третьей и четвертой групп блока задания адреса, счетный вход счетчика текущего адреса соединен с входом логической единицы устройства. счетный вход счетчика базового адреса подключен к выходу конца счета счетчика текущего адреса, управляющие входы счетчиков базового и текущего адресов соединены соответственно с управляющими входами группы блока задания адреса второй управляющий вход которого подключен к входам блокировки счетчиков базового и текущего адресов.

2001452

2Н

22-2

22-5

22-4

2Ы

2М

227

2001452

2001452

Производственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина, 101

Редактор

Заказ 3129

Составитель Е. Светличная

Техред М.Моргентал Корректор U. Кравцова

Тираж Подписное

НПО "Поиск" Роспатента

113035, Москва, Ж-35, Раушская наб., 4/5