Анализатор ошибок для устройства контроля резервированной памяти

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИ (ЕСКИХ

РЕСПУБЛИК

17

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4790435/24 (22) 09,02.90 (46) 30.04,93, Бюл, М 16 (71 Научно-производственное обьединение

"Интеграл" (72) Н.П.Жаровин (56) Авторское свидетельство СССР (ч . 749887:; кл. G 11 С 29/00, 1980.

Европейский патент М 125633, кл. G 11 С 29./00, 1984. (54) АНАЛИЗАТОР ОШИБОК ДЛЯ УСТРОЙСТВА КОНТРОЛЯ РЕЗЕРВИРОВАННОЙ

ПА(У1 ЙТИ (57) Изобретение относится к контрольноиспытательной технике и может быть ис„„ЯЦ„„1812551 А1 пользовано в оборудовании для контроля микросхем оперативной памяти с резервированием запоминающих элементов. Цель изобретения — повышение достоверности контроля за счет исключения переполнения блока памяти ошибок избыточными ошибками. Устройство содержит блок памяти ошибок 1. два блока преобразования 2.3 адресов, два счетчика ошибок 4, 5, два компаратора числа дефектных адресов 6, 7, элемент И 8 и элемент ИЛИ 9. УстройствО позволяет определить структуру распределения дефектов в контролируемой памяти без переполнения блока памяти ошибок избыточными ошибками. 5 ил.

1812551

Изобретение относится к контрольноиспытательной технике и может быть использовано в оборудовании для контроля и ремонта микросхем оперативной памяти, в которых применяется резервирование основйаго массива запоминающих элементов резервными элементами в виде нескольких дополнительных строк и (или) столбцов.

Целью изобретения является павйшейие достоверности контроля путем исключения переполнения блока памяти ошибок избыточными ошибками.

На фиг.1 изображена функциональная схема анализатора ошибок для устройства контроля резервированной памяти; на фиг.2,3 — варианты выполнения регистратора адреса и счетчика ошибок; на фиг,4— структура испытуемой резервированной памяти; на фиг.5- временные диаграммы сигналов устройства.

Анализатор ошибок для устройства контроля резервированной памяти содержит блок памяти ошибок 1, первый и второй блоки преобразования адресов 2,3 первый

1 и второй счетчики ошибок 4,5, первый и второй компараторы 6,7-числа дефектных адресов. элемент И 8 и элемента ИЛИ 9, Каждый из блоков преобразования адресов содержит регистратор 10 дефектных адресов, счетчик 11 и регистратор адреса 12, Выход регистратора 10 подключен к входам запрета счетчика 11 и регистратора 12. Выход счетчика 11 подключен к информационному входу регистратора 12. Первый адресный вход 13 устройства подключен к адресным входам регистратора дефектных адресов 10 и регистратора адреса 12 блока 2 и к адресному входу первого счетчика ошибок 4; ВтороА адресный вход 14 устройства подключен к адресным входам регистратора дефектных адресов 10 и регистратора адреса 12 блока " и к адресному входу второго счетчика ошибок 5. Выходы регистраторов адреса 12 каждого из блоков 2 и 3 являются соответственно первым 15 и вторым 16 адресными выходами устройства и подключены к соответствующим адресным входам блока памяти ошибок 1; выход которого является информационным выходом

17 устройства. Входи первого и второго компараторов числа дефектных адресов,6,7 подключены к выходам счетчиков 11 соот.ветствующих блоков 2,3. Выходы компара оров 6 и 7 подключены соответственно к первому и второму входам элемента ИЛИ 9, выход которого является контрольным выходом 18 устройства. Вход ошибки 19 устроиства подключен к входу элемента И 8, три инверсных входа которого подключены к выходам соответственно блока памяти ошибок 1 и счетчиков ошибок 4,5, а выход— к входам регистрации блока памяти ошибок

1, счетчиков ошибок 4,5, регистраторов

10,12 и счетчика 11 блоков 2 и 3, Адреса Х и

У, поступающие на соответственно первый

13 и второй 14 адресные входы устройства, задают координаты (соответственно строку и столбец) запоминающего элемента в адресном пространстве Хм У< испытуемой па10 мяти. Адреса Х и Y поступающие на соответствующие входы блока памяти ошибок 1 и соответствующие адресные выходы

15, 16 устройства, определяют координаты (соответственно строку и столбец) зарегист15 рированной ошибки в адресном пространстве Хм "Ум блока памяти ошибок.

Обозначения "строка", "столбец" являются условными.

Блок памяти- ошибок 1 представляет со20 бой одноразрядную оперативную память с произвольным доступом емкостью Х Y .

В качестве регистратора дефектных адpecos t0 применена однорвзрадная опера25 тивная память с числом адресов не менее XM . в блоке 2 и не менее Ум в блоке 3. Регистрация дефектного адреса проводится записью единицы в соатветствующйй адрес памяти.

Для упрощения схема компаратора чис30 ла. дефектных адресов применен вычитающий режим работы счетчика 11.

В исходном состоянии в счетчик 11 заносится максимальное допустимое число дефектйых адресов. Кампаратора числа де35 фектных адресов 6 или 7 формирует сигнал

"1" на своем выходе. если соответствующий счетчик 11 установлен в состояние "-1".

Регистратор адреса 12 (см. фиг.2) представляет собой оперативную память 20, раз40 рядность которой совпадает с разрядностью счетчика дефектных адресов

11 без учета знакового разряда, а емкость адресного пространства совпадает с емкостью регистратора дефектных адресов 10, 45 Выход памяти 20 падквачен к выходу X (Y ) регистратора 12 через мультиплексор 21, второй.выход которага подключен к группе младших разрядов адреса. Это необходимо для внешнего задания адреса на входе бло50 ка памяти ошибок при его абнулении, а также при считывании его содержимого.

Счетчик ошибок 4(аналогично — счетчик ошибок 5) включает в себя (см.фиг.3) опера55 тивную память 22, регистр 23. мультиплек5 сор 24, вычитатель единицы 25 и дешифратор нулевого состояния 26. Разрядность памяти 22 должна обеспечивать хранение чисел от нуля до rly +1 (или, соответственно, от нуля до ny, + 1). Емкость ад1812551

15

20 ветствующей резервной строкой или 25

40

55 ресного пространства памяти 22 должна совпадать с емкостью соответствующего регистратора дефектных адресов. Регистр

23 служит для фиксации данных на входе памяти на время записи. Вычитатель 25 осуществляет вычитание единицы из содержимого памяти, обеспечивая работу ка>кдой ячейки памяти в режиме вычитающего счетчика. Мультиплексор 24 служит для записи в регистр 23 и далее в каждую ячейку памяти

22 начального кода счетчика. Дешифратор

26 формирует на выходе сигнал "1", если адресуется ячейка памяти 25 с нулевым состоянием.

Для пояснения работы устройства рассмотрим структуру испытуемой резервной памяти (см,фиг.4). Испытуемая память содержит основное поле 27 запоминающих элементов, пх резервных строк 28 и ny peзервных столбцов 29. Координаты элементов основного поля задаются адресами X u

У. Каждая строка Х или столбец Y основного поля, в которых имеются дефектные элементы памяти, могут быть замещены соотстолбцом. Еси в строке Х основного поля имеется один дефектный элемент 30, то дефект может быть устранен покрытием дефектного элемента одной резервной строкой 28 или столбцом 29. При двух дефектах в строке X потребуются два резервных столбца 29 или одна резервная строка

28. Если количество дефектных элементов а строке X превышает количество резервных столбцов пу, дефект может быть устранен только резервной строкой 28, Таким образом, регистрировать более пу+1 ошибок а строке X не имеет смысла, аналогично, не имеет смысла регистрировать более nx+1 ошибок 31 в столбце Y. т.к, асе последующйе ошибки не влияют на способ ремонта, т.е, являются избыточными. Если не принимать в расчет избыточные ошибки, то максимальное количество ошибок, которые могут быть покрыты резервными элементами, рэ ано

0-(nx+ 1) пу+(ny+ 1) пх, а максимальное допустимое количество дефектных адресов равно йх = пх+ ny (nx+ 1) = nx+ ny+ nx пу;

Nx = ny + nx (ny + 1) = Nx = N.

Таким образом, при любом соотношении числа резервных элементов 28 и 29 определяющими для ремонта памяти являются ошибки, которые могут быть зафиксированы в памяти емкостью N элементов,, Анализатор работает следующим образом. Перед началом контроля резервированной памяти выполняется процедура начальной установки, при этом обнуляется каждая ячейка блока памяти ошибок 1, каждая ячейка регистратора дефектных адресов

10 и регистратора адреса 12 блоков 2 и 3.

В каждую ячейку первого счетчика оши-.

5 бок 4 заносится число ny+1. э в каждую ячейку второго счетчика ошибок 5 — число

nx+ 1, В счетчики 11 блоков 2 и 3 заносится число N. Цепи, обеспечивающие начальную установку анализатора, на фиг,1 не показаны, В процессе испытания резервированной памяти каждая обнаруженная ошибка в виде логической единицы поступает на вход ошибки 19 устройства, на входы 13 и 14 которого одновременно поступают адреса X и Y дефектного элемента.

Первая ошибка формирует на выходе элемента И 8 сигнал регистрации ошибки (см,фиг.5), по которому состояние счетчика

11 записывается импульсом С1 в регистратор адреса 12 в обоих блоках 2 и 3. После появления данных на выходах регистраторов 12, импульсом С2 производится регистрация ошибки в блоке памяти ошибок 1 и в регистраторах 10, вычитается единица из содержимого счетчиков 11 блоков 2. и 3 и счетчиков 4,5. Цепи подачи импульсов С1 и

С2 на фиг.1 не показаны . В дальнейшем при поступлении ошибки, адрес Х которой совпадает с адресом X ранее зарегистрированной ошибки, регистратор дефектных адресов 10 блока 2 сформирует сигнал "1" на своем выхода, запрещающий запись новых данных в регистратор адреса 12 и вычи5 тание единицы в счетчике 11. Такая ошибка запишется в блоке памяти ошибок 1 с тем же адресом Х, что и ранее зарегистрированная ошибка. Аналогично происходит в блоке

3 при совпадении адреса У ошибки.

Если в строке зарегистрировано ny+1 ошибок, то при каждом последующем появлении ошибки с таким же адресом X íà выходе счетчика 4 будет формироваться единица, запрещающая прохождение сиг5 нала ошибки нэ выход элемента И 8. Этим исключается регистрация избыточных ошибок а строке. Аналогично исключаются избыточные ошибки в столбце сигналом счетчика 5.

Повторное появление ошибки с тем же адресом (X, Y) не должно изменять состояние счетчиков 4 и 5. Это достигается блокировкой сигнала ошибки на входе элемента

И 8 сигналом "1", поступающим с выхода блока памяти ошибок 1.

Для обеспечения надежности регистрации ошибок сигнал на входах регистрации блока памяти ошибок 1, счетчиков 4,5, регистраторов 10 и счетчиков 11 должен сохранять постоянство до окончания действия

1812551 импульса С2. Если реальные задержки сигналов на выходах блока памяти ошибок 1, счетчиков 4,5 и элемента И 8 не обеспечивают выполнение этого условия, на выходе элемента И S необходимо включить элемент задержки (на фиг,1 показан вгтриховой линией).

Как только число дефектнь|х строк превысит значение N. счетчик 11 блока 2 перейдет в состояние "-1"". .Отрицательное

10 состояние счетчика сформирует на выходе компаратора wcna дефектных адресов 6 сигнал "1", который через элемент ИЛИ 9 поступит на контрольный выход tS устройства, сигнализируя о неремонтопригодности контролируемой памяти — "Брак".

Аналогично формируется сигнал "Брак" с помощью компарзтора 7 при превышении числа дефектных адресов значения Й а счетчике 11 блока 3, 20

При положительном завершении контроля блок памяти ошибок содержит все ошибки, исключая избыточные, взаимное относительное расположение которых полностью соответствует расположению де- 25 фектных запоминающих элементов в осйовном поле резервйрованной памяти.

Адреса ошибок Х и Y в блоке памяти ошибок взаимно соответствует адресам X u Y дефектных элементов. памяти. Такое соот- 30 ветствие зафиксировано в памяти регистраторов адреса 12. Этих данных достаточно для однозначного определения ремонтопригодности и способа ремонта резервированной памяти, Для чтения блока памяти ошибок выход регистратора адреса подключается к группе младших разрядов айреса с помощью мультиплексорз 21 (см.фиг,2). Считывание дан40 ных из блока памяти.,ошибок производится последовательным перебором всех комбийаций младших разрядов адресов Х и Y на входах 13 и 14 устройства. В результате анализа содержимого блока памяти ошибок 45 определяются преобразованные коды Х> и

Ур адресов дефектных элементов, подлежащих ремонту. Фактические адреса Xp (Yp) определяются путем йоследовательного перебора адресов Х (Y)и выявления тех их 60 них, которым соответствуют коды Хр (Y> ) s памяти 26 регистратора 12.

Для сокращения потерь времени нз. Определение адресов Хр и Ур каждый из регистраторов адреса может быть дополнен (как 65 и в прототипе) дополнительным блоком памяти 32 (показан на фиг.2 штриховой линией) для хранения адресов Х и Y дефектных линий с глубиной адресного пространства не менее N. Считывание адресов

Х и Y дефектных элементов осуществляется в этом случае на выходах Xg и У одновременно с чтением содержимого блока памяти ошибок.

Таким образом, предлагаемый анализатор ошибок для устройства контроля резервированной памяти обеспечивает более высокую достоверность контроля в случае линейного группирования дефектов за счет исключения регистрации избыточных ошибок.

Формула изобретения

Анализатор ошибок для устройства контроля резервированной памяти, содержащий блок памяти ошибок, первый и второй блоки преобразования адресов, первый и второй компараторы числа дефектных адресов, первый и второй счетчики ошибок. элемент И и элемент ИЛИ, вь1ход которого является контрольным выходом анализатора, каждый из блоков преобразования адресов содержит регистратор дефектных адресов, счетчик и регистратор адреса, информационный вход которого соединен с выходом счетчика, вход запрета которого соединен с входом запрета регистратора адреса и с выходомрегцстратора дефектных адресов, адресные входы которого соединены с адреснь1ми входами регистратора адреса. с адресными входами соответствующего счетчика ошйбок и являются соответствующими адресными входами анализатора, выходы регистратора адреса каждого блока преобразования адресов соединены 4 соответствующими адресными входами блока-ламяти ошибок и являются адресными- выходами анализатора, выход блока памяти ошибок является информационным выходом анализатора; выход счетчика- каждого блока преобразоаания адресов соединен с входом соответствующего компаратора чйсла дефектных адресов, входы регистрации: регистратора дефектных адресов, счетчика:и регистратора адреса каждога блока преобразования адресов соединены с входами регистрации счетчиков ошибок и с входом регистрации блока памятиошибок,î| rt ич з ю щий с я тем, что, с цмью повыщеийя достоверности контроля анализатора путем исключения переполнеиия блока памяти ошибок избыточными ошибками, выходы счетчиков ошибок соединены соответственно с первым и вторым инверсными входами элемента И, третий вход которого является входом ошибки анализатора, выход элемента И соединен с входом регистрации блока памяти ошибок, выход которого соединен с четвер1812551

10 тым инверсным входом элемента И, выходы компараторов числа дефектных адресов

J подключены соответственно к первому и второму входам элемента ИЛИ.

1812551

Я/ 1!

Фиг.4,1

СигНОЛ региСмра.

+CHIC @Шд и

Выход рмистрааюра /О

С

8иход мамриам ошибок f

40а. 5

Составитель H,Æàðîâèí

Техред М,Моргентал Корректор Г.Кос

Редактор

Производственно-изДательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

Заказ 1676 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035. Москва, Ж-35. Раушская наб., 4/5