Приемник сигналов с частотной манипуляцией

 

Приемник содержит: полосовые фильтры 1 и 2, квадратичные детекторы 3 и 4, вычитатель 5, блок тактовой синхронизации 6, декодеры 7 и 10, цифровой коммутатор 8, делитель тактовой частоты 9, блок анализа 11. 1 - 3 - 5 - 6 - 7 - 11, 2 - 4 - 5 - 7 - 9 - 11, 5 - 8 - 10 - 11, 6 - 8, 6 - 9 - 11, 6 - 10, 7 - 8. 3 ил.

Изобретение относится к радиотехнике.

Цель изобретения - повышение достоверности принимаемой информации.

На фиг. 1 изображена структурная электрическая схема предложенного приемника; на фиг. 2 - схема цифрового коммутатора; на фиг. 3 - схема блока анализа.

Приемник содержит первый 1 и второй 2 полосовые фильтры, первый 3 и второй 4 квадратичные детекторы, вычитатель 5, блок 6 тактовой синхронизации, первый декодер 7, цифровой коммутатор 8, делитель 9 тактовой частоты, второй декодер 10, блок 11 анализа.

Цифровой коммутатор 8 содержит ключ 12, регистр 13 сдвига, элемент ИЛИ 14. Блок 11 анализа содержит элементы И 15-18, инверторы 19-22, элементы И 23-30, элемент ИЛИ-НЕ 31.

Приемник работает следующим образом.

Принятый сигнал единичной или нулевой посылки с возможными помехами поступает на полосовые фильтры 1 и 2. Квадратичные детекторы 3 и 4 выделяют квадраты огибающих смеси полезного сигнала и помех, анализируя которые вычитатель 5 формирует последовательность импульсов для запуска блока 6. Одновременно импульсы с вычитателя 5 поступают на первый декодер 7 для последующего декодирования и цифровой коммутатор 8. Для обозначения начала и конца кодовой комбинации (цикловая синхронизация), имеющей длину n, тактовые импульсы поступают на делитель 9, коэффициент деления которого равен n. На установочный вход делителя 9 поступает сигнал коррекции его фазы в процессе работы. Этот сигнал коррекции фазы формируется в решающей схеме декодера 7, которая подключается к выходам корреляторов. Так как отклик на выходе коррелятора, согласованного с принимаемой кодовой комбинацией, превосходит в n раз уровень, создаваемый элементом сигнала, то решающая схема может иметь порог срабатывания, превышающий уровень сигнала, создаваемого единичным элементом, в несколько раз и тем самым будет автоматически выноситься решение с моментах окончания принимаемых кодовых комбинаций, который будет устанавливать делитель 9 в нулевое состояние, тем самым будет осуществляться корректировка фазы делителя 9.

Выделенная кодовая комбинация длины декодируется по методу максимального правдоподобия в декодере 7, укороченная на два символа цифровым коммутатором 8 эта комбинация декодируется по максимуму правдоподобия декодером 10.

Метод декодирования по максимуму правдоподобия в своей сущности предполагает наличие в памяти декодеров всего ансамбля разрешенных кодовых комбинаций, параллельное поразрядное сравнение в процессе приема принимаемой комбинации со всеми разрешенными и вынесение решения в пользу той разрешенной комбинации, которая имеет наибольшее совпадение с принимаемой. В случае, если несколько разрешенных комбинаций в одинаковой степени совпадут с принимаемой комбинацией, т.е. на выходе хотя бы одного из декодеров 7 и 10 несколько максимумов и они выносят решение об обнаруженной ошибке, в предлагаемом устройстве введенный блок 11 анализа производит поиск однозначных по номеру максимумов в обоих декодерах 7 и 10 и выносит решение в пользу разрешенной комбинации под этим же номером, тем самым исключая потерю информации.

Формула изобретения

ПРИЕМНИК СИГНАЛОВ С ЧАСТОТНОЙ МАНИПУЛЯЦИЕЙ, содержащий последовательно соединенные первый полосовой фильтр и первый квадратичный детектор, последовательно соединенные второй полосовой фильтр и второй квадратичный детектор, причем входы первого и второго полосовых фильтров являются входом приемника, вычитатель, входы которого соединены с выходами квадратичных детекторов, а выход вычитателя соединен с первым входом первого декодера и с входом блока тактовой синхронизации, выход которого соединен с первыми входами делителя тактовой частоты и второго декодера, а также с вторым входом первого декодера, первый выход которого соединен с вторым входом делителя тактовой частоты, отличающийся тем, что, с целью повышения достоверности принимаемой информации, введены цифровой коммутатор и блок анализа, причем выход вычитателя соединен с первым входом цифрового коммутатора, второй вход которого соединен с выходом блока тактовой синхронизации, а третий вход - с первым выходом первого декодера, выход цифрового коммутатора соединен с вторым входом второго декодера, выход которого соединен с первым входом блока анализа, второй и третий входы которого соединены соответственно с вторым выходом первого декодера и выходом делителя тактовой частоты, выход блока анализа является выходом приемника.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3