Устройство для сопряжения цифровой вычислительной машины с каналами связи

 

Изобретение относится к вычислительной технике, служит для сопряжения ЦВМ с мультиплексной шиной передачи информации и направлено на расширение функциональных возможностей путем обеспечения такого сопряжения, при котором устройство реагировало бы на ряд командных слов, определяемых программой. Ожидаемый технический эффект достигается тем, что устройство содержит два блока приемопередатчиков, два дешифратора, два регистра четности, два регистра адресов, два триггера, коммутатор данных, элемент ИЛИ, регистр состояний, регистр настройки, регистры входной и выходной информации, блок управления, блок формирования четности, шифратор, коммутатор каналов, блок выработки сигналов блокировки, счетчик времени и вновь введенные два счетчика синхроимпульсов и блок выборки адреса, объединенные функциональными связями. 1 з.п. ф-лы, 6 ил.

Изобретение относится к вычислительной технике, служит для сопряжения ЦВМ с мультиплексной шиной передачи информации.

Известно устройство, обеспечивающее прием информации по каналам связи и ввод ее в запоминающее устройство ЦВМ.

Наиболее близким по технической сущности является устройство для сопряжения ЦВМ с каналами связи [2] Устройство содержит два блока приемопередатчиков, два дешифратора, два регистра четности, два блока сравнения, два регистра адресов, два триггера, коммутатор данных, элемент ИЛИ, регистр состояний, регистр настройки, регистры входной и выходной информации, блок управления, блок формирования четности, шифратор, коммутатор каналов, блок выработки сигналов блокировки, счетчик времени.

При этом входы-выходы первого и второго блоков приемопередатчика являются входами-выходами устройства для подключения к первому и второму каналам связи соответственно. Первые нулевые входы первого и второго триггеров, стробирующие входы первого и второго дешифраторов, счетчика времени, блока выработки сигналов блокировки и блока управления подключены к установочному входу устройства, синхровходы первого и второго блоков приемопередатчиков, первого и второго дешифраторов, блока управления подклю- чены к входу устройства для подключения к синхровыходу цифровой вычислительной машины, причем информационные выходы первого и второго блоков приемопередатчиков соединены с информационными входами первого и второго дешифраторов соответственно и с первым и вторым информационными входами блока выработки сигналов блокировки, информационные входы первого и второго блоков приемопередатчиков соединены с первым и вторым информационными выходами коммутатора каналов соответственно, первый управляющий вход которого соединен с выходом переполнения счетчика времени. Второй управляющий вход коммутатора каналов соединен с первым выходом блока управления, второй выход которого соединен с первыми синхровходами счетчика времени и шифратора, информационный выход которого соединен с информационным входом коммутатора каналов.

Второй синхровход счетчика времени соединен с третьим выходом блока управления, четвертый выход которого соединен с синхровходом блока формирования четности, выход которого соединен с информационным входом шифратора, второй синхровход и вход выборки которого соединены с пятым и шестым выходами блока управления соответственно, седьмой выход которого соединен с первым информационным входом регистра состояний. Восьмой выход блока управления соединен с синхровходом регистра выходной информации, выход которого соединен с информационным входом блока формирования четности. Вход признака блока управления соединен с первым выходом регистра настройки, второй выход которого соединен с вторым управляющим входом коммутатора каналов. Третий выход регистра настройки соединен с вторыми нулевыми входами первого и второго триггеров, единичные входы которых соединены с выходами первого и второго блоков сравнения соответственно.

Выходы первого и второго триггеров соединен с первым и вторым входами элемента ИЛИ соответственно, выход которого соединен с разрашающими входами регистра настройки, регистра входной информации, регистра состояний и регистра выходной информации. Первый и второй информационные входы регистра входной информации соединены с первыми выходами первого и второго регистра адреса соответственно, вторые выходы которых соединены с первыми информационными входами первого и второго блоков сравнения соответственно. Первые выходы первого и второго дешифраторов соединены с синхровходами первого и второго регистров четности, с информационными входами первого и второго регистров адреса и с третьим и четвертым информационными входами регистра входной информации соответственно. Вторые выходы первого и второго дешифраторов соединены с входами записи первого и второго регистров адреса соответственно, со вторым и третьим информационными входами регистра состояний соответственно.

Четвертые выходы первого и второго дешифраторов соединены с первым и вторым установочными входами блока выработки сигналов блокировки, с четвертым и пятым информационными входами регистра состояний соответственно, шестой и седьмой информационные входы которого соединены с выходами первого и второго регистров четности соответственно.

Группы информационных выходов регистра входной информации и регистра состояний соединены с первым и вторым информационными входами коммутатора данных соответственно. Информационные входы регистра выходной информации и регистра настройки являются входами устройства для подключения к информационному выходу цифровой вычислительной машины. Входы записи регистра выходной информации и регистра настройки являются входами устройства для подключения к управляющей шине цифровой вычислительной машины. Вторые информационные входы первого и второго блоков сравнения являются входами устройства для подключения к адресной шине цифровой вычислительной машины. Выходы первого и второго блоков сравнения являются выходами устройства для подключения к первому и второму входам запросов прерываний цифровой вычислительной машины. Первый и второй управляющий входы коммутатора данных являются входами устройства для подключения к управляющей шине цифровой вычислительной машины, а группа выходов коммутатора данных является выходом устройства для подключения к информационному входу цифровой вычислительной машины. Первый и второй управляющие выходы блока выработки сигналов блокировки соединены с блокировочными входами первого и второго блоков приемопередатчиков соответственно.

Информационный выход блока выработки сигналов блокировки соединен с восьмым информационным входом регистра состояний, третий управляющий выход с входом запрета счетчика времени, а выход переполнения каждого соединен со входом блокировки блока выработки сигналов блокировки и является выходом запроса прерывания устройства. Второй информацион- ный выход регистра настройки соединен с входом снятия блокировки блока выработки сигналов блокировки.

Первый выход блока управления соединен с девятым информационным входом регистра состояний.

Первый и второй разрядные выходы регистра входной информации соединены с третьим и четвертым информационными входами коммутатора данных соответственно, первый и второй выходы которого являются выходами устройства для подклю- чения к информационным входам цифровой вычислительной машины.

Указанное устройство принимает или выдает с(на) мультиплексной шины передачи информации (МШПИ) по командному слову, обращенному к данному абоненту, и передает ее в память ЦВМ, а затем через паузу длительностью 10 мкс после приема последнего информационного слова выдает ответное слово, сигнализируя о достоверности приема информации.

Недостатком известного устройства является единственный способ сопряжения, при котором устройство работает в качестве одного абонента и реагирует на командное слово с определенным адресом, заданным зараннее.

Изобретение направлено на расширение функциональных возможностей путем обеспечения такого сопряжения, при котором устройство реагировало бы на ряд командных слов, определяемых программой.

Сущность изобретения, обеспечивающего ожидаемый технический эффект, достигается тем, что в устройство для сопря- жения ЦВМ с каналами связи, содержащих два блока приемопередатчиков, два дешифратора, два регистра четности, два регистра адресов, два триггера, коммутатор данных, элемент ИЛИ, регистр состояний, регистр настройки, регистры входной и выходной информации, блок управления, блок формирования четности, шифратор, коммутатор каналов, блок выработки сигналов блокировки, счетчик времени, причем входы-выходы первого и второго блоков приемопе- редатчиков являются входами-выходами устройства для подключения к первому и второму каналам связи соответственно, первые входы сброса первого и второго триггеров, стробирующие входы первого и второго дешифраторов, счетчика времени, блока управления и блока выработки сигналов блокировки подключены к установочному входу устройства, синхровходы первого и второго блоков приемопередатчиков, первого и второго дешифраторов, блока управления подключены к входу устройства для подключения к синхровходу цифровой вычислительной машины, причем информационные выходы первого и второго блоков приемопередатчиков соединены с информационными входами первого и второго дешифраторов соответственно и с первым и вторым информационными входами блока выработки сигналов блокировки, информационные входы первого и второго блоков приемопередатчиков соединены с первым и вторым информационными выходами коммутатора каналов соответственно, первый управляющий вход которого соединен с выходом переполнения счетчика времени, второй управляющий вход коммутатора каналов и первый информационный вход регистра состояний соединены с первым выходом блока управления, второй выход которого соединен с первыми синхровходами счетчика времени и шифратора, информационный выход которого соединен с информационным входом коммутатора каналов, второй синхровход счетчика времени соединен с третьим выходом блока управления, четвертый выход которого соединен с синхровходом блока формирования четности, выход которого соединен с информационным входом шифратора, второй синхровход и вход выборки которого соединен с пятым и шестым выходами блока управления соответственно, седьмой выход которого соединен со вторым информационным входом регистра состояний. Восьмой выход блока управления соединен с синхровходом регистра выходной информации, выход которого соединен с информационным входом блока формирования четности, вход признака блока управления соединен с первым выходом регистра настройки, второй выход которого соединен с третьим управляющим входом коммутатора каналов, третий выход регистра настройки соединен с вторыми входами сброса первого и второго триггеров, выходы первого и второго триггеров соединены с первым и вторым входами элемента ИЛИ соответственно, выход которого соединен с разрашающими входами регистра настройки, регистра выходной информации, регистра состояний и регистра входной информации, первый и второй информационные входы регистра входной информации соединены с информационными выходами первого и второго регистров адреса соответственно, первые выходы первого и второго дешифраторов соединены с синхровходами первого и второго регистров четности, с информационными входами первого и второго регистров адреса и с третьим и четвертым информационными входами регистра входной информации соответственно, вторые выходы первого и второго дешифраторов соединены с входами записи первого и второго регистров адреса соответственно, с третьим и четвертым информационными входами регистра состояний соответственно, третьи выходы первого и второго дешифраторов соединены с пятым и шестым информационными входами регистра состояний соответственно, седьмой и восьмой информационные входы регистра состояний соединены с выходами первого и второго регистров четности соответственно, группы информационных выходов регистра входной информации и регистра состояний соединены с первым и вторым информационными входами коммутатора данных соответственно, информационные входы регистра выходной информации и регистра настройки являются входами устройства для подключения к информационному выходу цифровой вычислительной машины, входы записи регистра выходной информации и регистра настройки являются входами устройства для подключения к управляющей шине цифровой вычислительной машины, первый и второй управляющие входы коммутатора данных являются входами устройства для подключения к управляющей шине цифровой вычислительной машины, группа выходов коммутатора данных является выходом устройства для подключения к информационному входу цифровой вычислительной машины, первый и второй установочные входы блока выработки сигналов блокировок соединены с четвертыми выходами первого и второго дешифраторов, первый и второй управляющие выходы блока выработки сигналов блокировки соединены с блокировочными входами первого и второго блоков приемопередатчиков соответственно, информационный выход блока выработки сигналов блокировки соединен с девятым информационным входом регистра состояний, третий управляющий выход с входом запрета счетчика времени, выход переполнения которого соединен с входом блокировки блока выработки сигналов блокировки и является выходом запроса прерывания устройства, второй информационный выход регистра настройки соединен с входом снятия блокировки блока выработки сигналов блокировки.

Выход регистра входной информации соединены с третьим информационным входом коммутатора данных, первый и второй выходы которого являются выходами устройства для подключения к информационным входам цифровой вычислительной машины, введены два счетчика синхроимпульсов и блок выборки адреса, первые выходы первого и второго дешифраторов соединены со счетными входами первого и второго счетчиков синхроимпульсов, вторые выходы первого и второго дешифраторов соединены с управляющими входами первого и второго счетчиков синхроимпульсов, выходы которых соединены с первым и вторым управляющими входами блока выборки адреса, первый информационный вход блока выборки адреса соединен с входной шиной от процессора, третий управляющий вход блока выборки адреса соединен с третьей шиной управления от процессора, первый адресный вход блока выборки адреса соединен с адресной шиной от процессора, второй и третий информационные входы блока выборки адреса соединены с информационными выходами первого и второго регистров адреса, первый и второй выходы блока выборки адреса являются выходами устройства для подключения к первому и второму входам запросов прерываний цифровой вычислительной машины и соединены с установочными входами первого и второго триггеров.

Блок выборки адреса содержит два элемента НЕ, три элемента И-НЕ, два элемента ИЛИ, четырехразрядный регистр, мультиплексор, четыре трехстабильных усилителя, первый управляющий вход блока соединен с входом первого элемента НЕ и с первым входом первого элемента И-НЕ, второй управляющий вход блока соединен с входом второго элемента НЕ и с первым входом второго элемента И-НЕ, третий управляющий вход блока соединен с первым управляющим входом регистра, выход первого элемента НЕ соединен с первым входом элемента И-НЕ, с первым управляющим входом мультиплексора и с инвертирующим входом первого элемента ИЛИ, выход второго элемента НЕ соединен с инвертирующим входом второго элемента ИЛИ и вторым входом первого элемента И-НЕ, выход которого соединен с вторыми управляющими входами регистра и мультиплек- сора, второй информационный вход блока выборки адреса соединен с первой, а третий информационный вход блока соединен со второй группой входов мультиплексора, группа выходов которого соединена с первой группой адресных входов регистра, выход мультиплексора соединен с первыми входами первого и второго элементов И-НЕ и первого и второго элементов ИЛИ, выходы которых соединены с управляющими входами четырех трехстабильных усилителей, первый адресный вход блока выборки адреса соединен со второй группой адресных входов регистра, группа информационных входов блока соединена с первым информационным входом регистра, а информационные выходы регистра соединены с информационными входами первого, второго, третьего и четвертого трехстабильных усилителей соответственно, выход первого усилителя соединен с выходом второго усилителя и с первым выходом блока выборки адреса, а выход третьего усилителя с выходом четвертого усилителя и с вторым выходом блока.

Устройство реагирует на несколько командных слов по МШПИ с разными адресами абонентов. Выбор командных слов производится процессором через программно-доступный регистр.

На фиг. 1 показана структурная схема устройства; на фиг.2 структурная схема шифратора; на фиг. 3 структурная схема блока управления; на фиг.4 структурная схема блока выработки сигналов блокировки; на фиг.5 структурная схема счетчика времени; на фиг.6 структурная схема блока выборки адреса.

Устройство для сопряжения ЦВМ с каналами связи (фиг.1) содержит первый блок приемопередатчиков 1, первый дешифратор 2, первый регистр четности 3, первый счетчик синхроимпульсов 4, первый регистр адреса 5, регистр входной информации 6, регистр состояний 7, коммутатор данных 8, первый триггер 9, элемент ИЛИ 10, регистр настройки 11, регистр выходной информации 12, блок управления 13, блок формирования четности 14, шифратор 15, коммутатор каналов 16, счетчик времени 17, второй блок приемопередатчиков 18, второй дешифратор 19, второй регистр четности 20, второй регистр адреса 21, второй счетчик синхроимпульсов 22, второй триггер 23, первую мультиплексную шину передачи информации 24 (МШПИ-24), установочный вход 25, шину тактовых импульсов 26, шину адреса от процессора 27, выход 28 первый выход блока выборки адреса 42, первый управляющий вход 29 коммутатора данных 8, выход 30 данных в процессор, второй управляющий вход 31 коммутатора данных 8, входную шину 32 от процессора, две шины управления от процессора 33 и 34, вторую мультиплексную шину передачи информации 35 (МШПИ-35), третий управляющий вход 36 от процессора, второй выход 37 блока выборки адреса 42, блок выборки сигналов блокировки 38, выход 39 счетчика времени 17 шина прерывания в ЦВИ, выход 40 в ЦВМ признака "Внешняя или собственная генерация", выход 41 в ЦВМ признака номера канала, блок выборки адреса 42.

Шифратор 15 (фиг.2) содержит последовательно соединенные элементы ИЛИ-НЕ 43, счетчик 44, дешифратор 45, триггер 46 для формирования импульсов пословной синхронизации (ПС) в начале слова, элемент суммирования 47 по модулю 2 для получения импульса нулей из последовательного кода с помощью сопровождающих импульсов СИ, элемент задержки 48 для сдвига импульсов в последовательном коде (ПК) во вторую половину бита униполярного фазоманипулированного кода (УФК), элемент И-ИЛИ 49 для суммирования импульсов пословной синхронизации ПС и импульсов последовательного кода, Д-триггер 50 для устранения искажения формы импульсов.

Блок управления 13 (фиг. 3) содержит делитель частоты, выполненный на счетчике 51, счетчик импульсов 52, дешифратор, выполненный на элементах И 53, 54 и ИЛИ 55, триггер 56 для разделения слова по времени на поле пословной синхронизации и кодовое поле, триггеры 57 и 58 для синхронизации входных признаков слова, элемент НЕ 54, элемент И 60 для выделения пачки импульсов СИ, элемент НЕ 61 для выделения семнадцатого СИ, элементы И 62 и 63 для выделения выходных признаков слов, элемент ИЛИ 64, выделяющий сигнал блокировки передатчика, элемент ИЛИ-НЕ 65, формирующий сигнал конца выдачи слова, элемент И 66, выделяющий шестнадцать ипульсов СИ для сдвига информации.

Блок выработки сигналов блокировки 38 (фиг.4) предназначен для выработки сигналов управления счетчиком времени 17, сигналов блокировки приема или передачи информации через приемопередатчик 1 (18) и номера работающего канала с МШПИ 24 (35). Элементы И 67 и 68 служат для выявления пауз между массивами слов длительностью более 2 мкс. Элемент И-НЕ 69 служит для пропускания сигналов с элементов И 67 и 68 на информационный выход. Триггер 70 служит для запоминания номера работающего канала (блок 1 или блок 18). Элементы И-НЕ 71 и 72 служат для пропускания сигнала блокировки, поступающего через элемент НЕ 73 с первого управляющего входа на входы работающего канала триггеров 74 и 75 соответственно. Триггеры 74 и 75 служат для запоминания сигнала блокировки и снятия его с помощью сигнала номера работающего канала соответственно, поступающего по второму управляющему входу. Элементы 76 и 77 служат для пропускания сигналов, поступающих с выходов триггеров 38.8 и 38.9 соответственно, либо сигналов, поступающих с первого или второго установочного входа соответственно на первый или второй управляющие входы.

Счетчик времени 17 (фиг.5) содержит счетчик 78, определяющий паузу перед ответным словом (ОС) или перед командным словом (КС), счетчик 79, считывающий количество слов между паузами, элемент И-НЕ 80 для дешифрации определенной комбинации разрядов счетчика и триггер 81 для блокировки блоков приемопередатчиков 1,18.

Блок 42 выборки адреса (фиг. 6) предназначен для выработки сигнала "Разрешение приема КС", содержит элементы HЕ 82 и 83, через которые поступают сигналы признаков обмена ПРО1 и ПРО2 со счетчиков СИ 4 и 22 и через элемент И-НЕ 84 на второй управляющий вход регистра 85.

С помощью мультиплексора 86 через информационные входы 2 или 3 происходит подключение первой или второй шины адреса с регистров адреса 5 и 21 на первую входную адресную группу регистра 85. Регистр 85 предназначен для записи от процессора при наличии сигнала "запись" на третьем управляющем входе 36 по адресу через адресную шину 27 информации от процессора с шины данных 32.

По сигналу считывания с выхода элемента И-НЕ 84 и при наличии адреса на выходе мультиплексора 86 информация считывается с регистра 85 и 4х-разрядный код поступает на информационные входы А трехстабильных усилителей 87 90. При этом каждый разряд на свой усилитель. Элементы ИЛИ 91, 92 и И-НЕ 93,94 служат для управления работой усилителей 87-90.

При наличии сигнала ПРО1 на первом управляющем входе блока 42 и отсутствии сигнала АО на втором информационном входе мультиплексора 86 срабатывает элемент ИЛИ 91, выдавая управляющий сигнал на первый усилитель 87, который пропускает на выход 28 0 разряд считанного из регистра 85 кода (ДВО).

При наличии сигналов АО и ПРО1 сработает элемент И-НЕ 93 и пропустит на выход 28 1-й разряд считанного из регистра кода (ДВ1).

При сигнале ПРО 2 на втором управляющем входе блока 42 и отсутствии АО срабатывает элемент ИЛИ 92, который пропускает на выход 37 2-й разряд считанного из регистра 85 кода (ДВ2), а при наличии сигналов АО и ПРО2 сработает элемент И-НЕ 94 и пропустит через усилитель 90 3-й разряд кода, считанного из регистра 85 (ДВ3). Если по адресу КС, поступившему из регистра адреса 5 или регистра 21, считывается "0" из регистра 85 (ДВ0, ДВ1, ДВ2, ДВ) то это означает, что отсутствует "Разрешение приема КС". Если же на выходе регистра 85 считывается "1", то разрешается прием КС. На выходе 1 блока 42 возможны от 0 до 32 разрешений приема КС, поступивших по первой МШПИ (24), и такое же количество по второй МШПИ (35).

Устройство для сопряжения работает следующим образом.

По сигналу "Установка" от ЦВМ устанавливаются в начальное состояние элементы в дешифраторах 2, 19, блоке управления 13, триггеры 9, 23, счетчик времени 17 и блок 38 выработки сигналов блокировки. После этого по сигналу "Запись" 36 и адресу по адресной шине 27 в соответствующий разряд регистра 42.4 записывается информация (0 или 1), поступающая по шине данных 32. По шине 24 или 35 от системы поступает 20-разрядное командное слово (КС). Например, КС поступило по шине 24 в виде биполярного фазоманипулированного кода БФК на вход-выход блока 1, с информационного выхода блока 1 УФК поступает на информационный вход дешифратора 2. С выхода признака слова дешифратора 2 сигнал "признак КС" поступает на входы счетчика синхроимпульсов 4, регистра адреса 5 и регистра состояний 7. С информационного выхода дешифратора 2 пять разрядов КС поступают на счетный вход счетчика 4 и записываются в регистр адреса 5.

Счетчик СИ 4, сосчитав пять импульсов кода, выдает сигнал "признак обмена 1", который поступает в блок выборки адреса. С информационного выхода регистра адреса 5 пять разрядов адреса КС поступают на второй информационный вход блока 42 выборки адреса. С регистра 42.4 считывается разряд, содержащий значение "0" или "1", и поступает на первый выход блока 42. Если значение выходного сигнала "0", то КС данным устройством не принимается. Если выходной сигнал "1", то он подается по входу 28 в ЦВМ, сигнализируя о приходе КС, разрешенного программой к приему, и далее запускает триггер 9. Сигнал с выхода триггера 9 через элемент ИЛИ 10 разрешает работу регистров 6, 7, 11, 12. Далее в регистр входной информации 6 и в регистр четности 3 записывается последовательный код с выхода дешифратора 2 и адрес с выхода регистра 5. В регистр состояний 7 с дешифратора 2 записывается признак КС и признак конца приема слова КПС, а с выхода регистра четности 3 признак четности кода.

Ввод информации в ЦВМ с выходов регистров 6 и 7 производится через коммутатор 8 по управляющим сигналам от ЦВМ, поступающим в коммутатор 8 по входам 29 и 31.

Аналогичным образом производится прием информационных слов КС с МШПИ 24. В этом случае при наличии разрешающего сигнала с выхода элемента ИЛИ 10 в регистр 6 записывается информация с информационного выхода дешифратора 2, а в регистр состояний 7 вписывается с дешифратора 2 на входы сигналы Пр.ИС и КПС, а с выхода регистра анализа четности 3 признак четности на вход регистра 7.

По окончании приема всех информационных слов с МШПИ 24 ЦВМ через шину 32 выдает в регистр настройки 11 сигнал "конец информационного слова" КПС, который с выхода регистра 11 поступает на нулевые входы триггеров 9 и 23. На этом заканчивается прием ИС с МШПИ.

Выдача ответного слова и информационных слов производится следующим образом: ЦВМ через шину 32 выставляет сигнал "Признак ответного слова " Пр.ОС в регистр настройки 11 при наличии управляющего сигнала по шине 34 и информацию в регистр 12 по управляющему сигналу по шине 33. Далее Пр.ОС с выхода регистра 11 поступает на вход признака блока 13 управления, а информация с выхода регистра 12 поступает на информационный вход блока 14. Блок управления 13 выдает управляющий сигнал на синхровход блока 14, по которому к 16 разрядам кода приформировывается 17-й разряд четности кода. Блок управления 13 выдает на вход выборки шифратора 15 синхронизированный по времени с кодом сигнал Пр. ОС и серию из 17 импульсов СИ (частотой 1 мГц) на синхровход шифратора 15, которая совпадает по времени с кодом, поступающим на информационный вход шифратора из блока 14. Одновременно с перечисленными выше сигналами на синхровход шифратора 15 от блока управления 13 поступают тактовые импульсы частотой 2 мГц. Сформированный шифратором 15 двадцатиразрядный код УФК с признаком слова Пр.ОС поступает на информационный вход коммутатора каналов 16. С выхода регистра настройки 11 на управляющий вход коммутатора 16 подается сигнал, переключающий код УФК в коммутаторе 16 на первый информационный выход коммутатора 16.

Далее УФК с информационного выхода поступает на информационный вход блока 1, с выхода которого биполярный фазоманипулированный код передается через шину 24 на МШПИ.

Аналогичным образом на МШПИ выдается информационное слово ИС. Различие состоит в том, что с выхода регистра настройки 11 на вход признака блока управления 13 поступает сигнал "Признак информационного слова" Пр.ИС. Блок 13 формирует синхронизированный по времени с кодом сигнал Пр.ИС, который через шифратор 15 вписывается в первые три разряда двадцатиразрядного кода УФК. Остальные разряды кода формируются в шифраторе 15 также, как и при передаче ОС.

Для передачи кода через второй блок 18 на МШПИ 35, ЦВМ через шину 32 должна записать в регистр настройки 11 признак, переключающий код УФК в коммутаторе 16 на вторые информационные выходы.

Формула изобретения

1. УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ЦИФРОВОЙ ВЫЧИСЛИТЕЛЬНОЙ МАШИНЫ С КАНАЛАМИ СВЯЗИ, содержащее два блока приемопередатчиков, два дешифратора, два регистра четности, два регистра адресов, два триггера, коммутатор данных, элемент ИЛИ, регистр состояний, регистр настройки, регистры входной и выходной информации, блок управления, блок формирования четности, шифратор, коммутатор каналов, блок выработки сигналов блокировки, счетчик времени, причем входы-выходы первого и второго блоков приемопередатчиков являются входами-выходами устройства для подключения к первому и второму каналам связи соответственно, первые входы сброса первого и второго триггеров, стробирующие входы первого и второго дешифраторов, счетчика времени, блока управления и блока выработки сигналов блокировки подключены к установочному входу устройства, синхровходы первого и второго блоков приемопередатчиков, первого и второго дешифраторов, блока управления подключены к входу устройства для подключения к синхровыходу цифровой вычислительной машины (ЦВМ), причем информационные выходы первого и второго блоков приемопередатчиков соединены с информационными входами первого и второго дешифраторов соответственно и с первым и вторым информационными входами блока выработки сигналов блокировки, информационные входы первого и второго блоков приемопередатчиков соединены с первым и вторым выходами коммутатора каналов соответственно, первый управляющий вход которого соединен с выходом переполнения счетчика времени, второй управляющий вход коммутатора каналов и первый информационный вход регистра состояний соединены с первым выходом блока управления, второй выход которого соединен с первыми синхровходами счетчика времени и шифратора, информационный выход которого соединен с информационным входом коммутатора каналов, второй синхровход счетчика времени соединен с синхровходом блока формирования четности, выход которого соединен с информационным входом шифратора, второй синхровход и вход выборки которого соединены с пятым и шестым выходами блока управления соответственно, седьмой выход которого соединен с вторым информационным входом регистра состояний, восьмой выход блока управления соединен с синхровходом регистра выходной информации, выход которого соединен с информационным входом блока формирования четности, вход признака блока управления соединен с первым выходом регистра настройки, второй выход которого соединен с третьим управляющим входом коммутатора каналов, третий выход регистра настройки соединен с вторыми входами сброса первого и второго триггеров, выходы первого и второго триггеров соединены с первым и вторым входами элемента ИЛИ соответственно, выход которого соединен с разрешающими входами регистра настройки, регистра выходной информации, регистра состояний и регистра входной информации, первый и второй информационные входы регистра входной информации соединены с информационными выходами первого и второго регистров адреса соответственно, первые выходы первого и второго дешифраторов соединены с синхровходами первого и второго регистров четности, информационными входами первого и второго регистров адреса и третьим и четвертыми информационными входами регистра входной информации соответственно, вторые выходы первого и второго дешифраторов соединены с входами записи первого и второго регистров адреса соответственно, третьим и четвертым информационными входами регистра состояний соответственно, третьи выходы первого и второго дешифраторов соединены с пятым и шестым информационными входами регистра, состояний соответственно, седьмой и восьмой информационные входы которого соединены с выходами первого и второго регистров четности соответственно, группы информационных выходов регистра входной информации и регистра состояний соединены с первым и вторым информационными входами коммутатора данных соответственно, информационные входы регистра выходной информации и регистра настройки являются входами устройства для подключения к информационному выходу ЦВМ, входы записи регистра выходной информации и регистра настройки являются входами устройства для подключения к управляющей шине ЦВМ, первый и второй управляющие входы коммутатора данных являются входами устройства для подключения к управляющей шине ЦВМ, а группа выходов коммутатора данных является выходом устройства для подключения к информационному входу ЦВМ, первый и второй установочные входы блока выработки сигналов блокировки соединены с четвертыми выходами первого и второго дешифраторов, первый и второй управляющие выходы блока выработки сигналов блокировки соединены с блокировочными входами первого и второго блоков приемопередатчиков соответственно, информационный выход блока выработки сигналов блокировки соединен с девятым информационным входом регистра состояний, третий управляющий выход с входом запрета счетчика времени, выход переполнения которого соединен с входом блокировки блока выработки сигналов блокировки и является выходом запроса прерывания устройства, второй информационный выход регистра настройки соединен с входом снятия блокировки блока выработки сигналов блокировки, выходы регистра входной информации соединены с третьим и четвертым информационными входами коммутатора данных соответственно, первый и второй выходы которого являются выходами устройства для подключения к информационным входам ЦВМ, отличающееся тем, что в него введены два счетчика синхроимпульсов и блок выборки адреса, причем первые выходы первого и второго дешифраторов соединены со счетными входами первого и второго счетчиков синхроимпульсов, вторые выходы первого и второго дешифраторов соединены с управляющими входами первого и второго счетчиков синхроимпульсов, выходы которых соединены с первым и вторым управляющими входами блока выборки адреса, первый информационный вход блока выборки адреса соединен с входной шиной от процессора, третий управляющий вход блока выборки адреса соединен с третьей шиной управления от процессора, первый адресный вход блока выборки адреса соединен с адресной шиной от процессора, второй и третий информационные входы блока выборки адреса соединены с информационными выходами первого и второго регистра адреса, первый и второй выходы блока выборки адреса являются выходами устройства для подключения к первому и второму входам запросов прерываний ЦВМ и соединены с установочными входами первого и второго триггера.

2. Устройство по п.1, отличающееся тем, что блок выборки адреса содержит два элемента НЕ, три элемента И НЕ, два элемента ИЛИ, четырехразрядный регистр, мультиплексор, четыре трехстабильных усилителя, при этом первый управляющий вход блока соединен с входом первого элемента НЕ и первым входом первого элемента И НЕ, второй управляющий вход блока соединен с входом второго элемента НЕ и первым входом второго элемента И НЕ, третий управляющий вход блока соединен с первым управляющим входом регистра, выход первого элемента НЕ соединен с первым входом третьего элемента И НЕ, первым управляющим входом мультиплексора и инвертирующим входом первого элемента ИЛИ, выход второго элемента НЕ соединен с инвертирующим входом второго элемента ИЛИ и вторым входом первого элемента И НЕ, выход которого соединен с вторыми управляющими входами регистра и мультиплексора, второй информационный вход блока выборки адреса соединен с первой, а третий информационный вход блока с второй группами входов мультиплексора, группа выходов которого соединена с первой группой адресных входов регистра, выход мультиплексора соединен с первыми входами первого и второго элементов И НЕ и первого и второго элементов ИЛИ, выходы которых соединены с управляющими входами четырех трехстабильных усилителей, первый адресный вход блока выборки адреса соединен с второй группой адресных входов регистра, группа информационных входов блока соединена с информационным входом регистра, а информационные выходы регистра соединены с информационными входами первого, второго, третьего и четвертого трехстабильных усилителей соответственно, выход первого усилителя соединен с выходом второго усилителя и первым выходом блока выборки адреса, а выход третьего усилителя соединен с выходом четвертого усилителя и со вторым выходом блока.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4, Рисунок 5, Рисунок 6