Суммирующее устройство по модулю

 

Изобретение относится к вычислительной технике и может быть использовано для сопряжения с вычислительными устройствами, функционирующими в системе остаточных классов (СОК), а также в технике связи для передачи информации кодами СОК. Целью изобретения является уменьшение аппаратурных затрат при сложении n-разрядных N двоичных чисел по соответствующему модулю. Устройство содержит постоянные запоминающие блоки, группу входных регистров, группу элементов задержки, управляющий вход синхронизации, информационные входы и выходы. 3 ил., 1 табл.

Изобретение относится к вычислительной технике и может быть использовано для сопряжения с вычислительными устройствами, функционирующих в системе остаточных классов (СОК), а также в технике связи для передачи информации кодами СОК.

Известно устройство преобразования двоичного кода в код СОК, содержащее входной регистр, блок умножения на два по соответствующему модулю, коммутатор, входной регистр, промежуточный регистр, группу логических элементов [1] Недостатки этого устройства: ограниченность функциональных возможностей и небольшое быстродействие при имеющемся объеме оборудования.

Наиболее близким к предлагаемому является суммирующее устройство по модулю, содержащее суммирующий блок, регистр, элемент И, счетчик, постоянный запоминающий блок (ПЗБ), причем выход суммирующего блока соединен с первым входом элемента И, второй вход которого соединен с входом счетчика и является тактовым входом устройства, а выход соединен со входом записи регистра, выходы которого соединены с младшими входами ПЗБ и являются выходами устройства, выходы счетчика соединены со старшими входами ПЗБ, выходы которого соединены с входами регистра [2] Недостатком этого устройства является большие аппаратурные затраты.

Целью изобретения является уменьшение аппаратурных затрат при сложении n-разрядных N двоичных чисел по соответствующему модулю.

Поставленная цель достигается тем, что в суммирующее устройство по модулю, содержащее первый постоянный запоминающий блок, введены второй постоянный запоминающий блок, группа элементов задержки, группа входных регистров, входы синхронизации которых соединены с тактовыми входами элементов задержки и с входом синхронизации устройства, а выходы соединены с входами второго постоянного запоминающего блока, выходы которого соединены со старшими входами первого постоянного запоминающего блока, младшие входы которого соединены с выходами элементов задержки, входы которых соединены с информационными выходами первого постоянного запоминающего блока, являющимися выходами устройства.

Сопоставительный анализ с прототипом показывает, что заявляемое устройство отличается наличием второго постоянного запоминающего блока, группы элементов задержки, группы входных регистров и новыми связями между элементами.

Таким образом, заявляемое устройство соответствует критерию изобретения "Новизна".

Сравнение заявляемого устройства с другими техническими решениями показывает, что блоки, входящие в структуру устройства известны, но связи между ними создают новые свойства, обеспечивающие сокращение аппаратурных затрат устройства за счет заполнения ячеек ПЗБ устройства кодовыми комбинациями, отличными от кодовых комбинаций в ячейках ПЗБ прототипа, и введения других блоков, что позволяет сделать вывод о соответствии технического решения критерию "Существенные отличия".

На фиг.1 представлена структурная схема предлагаемого устройства.

Устройство содержит постоянные запоминающие блоки (ПЗБ) 1,2, группу входных регистров 3, группу элементов задержки 4, управляющий вход синхронизации 5, информационные входы 6 и выходы 7.

На фиг.2 изображены адреса и записанные по этим адресам слова для ПЗБ 1 при сложении трех n-разрядных двоичных чисел. Блок располагает единицы входного слова подряд в младших разрядах.

На фиг. 3 показаны адреса и содержащиеся по этим адресам слова ПЗБ 2 в удобной для рассмотрения последовательности: на фиг. 3,а и 3,б при сложении по модулю пять соответственно для двух и трех n-разрядных двоичных чисел; на фиг.3,в при сложении по модулю девять.

Работает устpойство следующим образом. Во входные регистры 3 записываются слагаемые. После прихода первого импульса на вход синхронизации 5 на входы ПЗБ 1 поступают нулевые разряды слагаемых. Преобразованный в ПЗБ 1 код поступает на входы Х1-Хn ПЗБ 2. В том же такте содержимое с выходов элементов задержки 4 поступает на входы Y1-Yn ПЗБ 2. По этому же такту код с выходов ПЗБ 2 поступает на входы элементов задержки. По истечении определенного числа тактов на выходе получается результат суммирования в параллельном коде.

Количество тактов, которые нужно подать для получения результата, зависит от разрядности слагаемых и от модуля, по которому производится сложению двоичных чисел.

Число тактов для различных модулей при различной разрядности слагаемых указано в таблице.

Как видно из таблицы, можно выделить модули с одинаковым числом тактов, например модули 3,5,7,9,13,21 имеют для слагаемых с разрядностью меньше и равной 13, одинаковое число тактов, равное 13.

Число слов ПЗБ 2 определяется по формуле: K₁= P_i (N + 1), где K_i количество слоев ПЗБ 2 для модуля р_i; Р_i модуль по которому производится сложение двоичных n-разрядных чисел; N количество одновременно суммируемых слагаемых в двоичной системе счисления.

Число адресных входов ПЗБ 2 определяется по формуле: Z_i log P_i [ + N, Z_i число адресных входов ПЗБ 2 для модуля р_i.

Число выходов ПЗБ2 определяется из равенства M_i log₂ P₁[ где М_i число выходов ПЗБ 2 для модуля р_i.

Рассмотрим работу устройства для случая суммирования трех операндов по модулю пять. Слагаемые: 1.1101, 2.1001, 3,1110.

В течение первого импульса на входы ПЗБ 1 (фиг.2) поступают нулевые разряды слагаемых, т. е. 110. По указанному адресу с ПЗБ 1 считывается слово 011, которое поступает на входы Х ПЗБ 2 (фиг.3,б). В том же такте с выхода элементов задержки 4, на входы Y ПЗБ 2 поступает слово 000,в результате на входах ПЗБ 2 будет адрес 011000, по указанному адресу с ПЗБ 2 в том же такте считывается слово 010, которое поступает на входы элементов задержки.

В течение второго импульса на входы ПЗБ 1 подаются первые разряды слагаемых 001, по указанному адресу считывается слово 001, которое поступает на входы Х ПЗБ 2. На входы Y через элементы задержки поступает слово 010. По адресу 001010 из ПЗБ 2 считывается слово 010.

В течение третьего импульса на входы ПЗБ 1 подаются вторые разряды слагаемых 101, по указанному адресу считывается слово 011. На входы Х и Y ПЗБ 2 подается кодовая комбинация 011010. По этому адресу считывается слово 011.

В течение четвертого импульса на входы ПЗБ 1 подаются третьи разряды слагаемых 111, по указанному адресу считывается слово 111, которое поступает на входы Х ПЗБ 2. На вход Y через элементы задержки поступает слово 011. По адресу 111011 из ПЗБ 2 считывается слово 010.

Согласно таблице, при суммировании по модулю пять нужно подать пять импульсов для слагаемых, у которых разрядность меньше или равна пяти.

В течение пятого импульса на входы ПЗБ 1 подается слово 000, по указанному адресу из ПЗБ 1 считывается слово 000. На входы Х и Y ПЗБ 2 подается код 000010. По указанному адресу из ПЗБ 2 считывается слово 001, которое и является результатом.

Формула изобретения

СУММИРУЮЩЕЕ УСТРОЙСТВО ПО МОДУЛЮ, содержащее первый постоянный запоминающий блок, отличающееся тем, что оно содержит второй постоянный запоминающий блок, группу элементов задержки, группу входных регистров, входы синхронизации которых соединены с тактовыми входами элементов задержки и с входом синхронизации устройства, а выходы с входами второго постоянного запоминающего блока, выходы которого соединены со старшими входами первого постоянного запоминающего блока, младшие входы которого соединены с выходами элементов задержки, входы которых соединены с информационными выходами первого постоянного запоминающего блока, являющимися выходами устройства.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4