Суммирующее устройство

 

Изобретение может использоваться в устройствах обработки цифровой информации. Сущность изобретения: устройство содержит ассоциативный запоминающий блок 1, постоянные запоминающие блоки 2, 3, группу элементов И 9, группу элементов задержки 4, две группы 7 и 8 сумматоров по модулю два, многовходовый элемент ИЛИ 10, группы входных знаковых и числовых 6 регистров. Связи между блоками, входящими в структуру устройства, создают новые свойства, обеспечивающие расширение функциональных возможностей за счет заполнения ячеек запоминающих блоков устройства кодовыми комбинациями, отличными от кодовых комбинаций в ячейках запоминающих блоков известных устройств. 5 ил., 1 табл.

Изобретение относится к вычислительной технике и может использоваться в устройствах обработки цифровой информации.

Известно устройство для сложения и двоичной избыточной системе счисления, содержащее два D-триггера, два элемента 2И-ИЛИ, два элемента ИЛИ, два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, два элемента НЕ [1] Недостатком этого устройства является небольшое быстродействие.

Наиболее близким к предлагаемому устройству является суммирующее устройство, содержащее ассоциативный запоминающий блок, постоянный запоминающий блок, первую и вторую группы элементов задержки, первую, вторую и третью группы элементов И и элемент И, первый разрядный выход ассоциативного запоминающего блока является выходом суммы устройства, остальные разрядные выходы ассоциативного запоминающего блока через соответствующие элементы задержки первой группы соединены с первыми входами соответствующих элементов И первой группы, вторые входы которых подключены к первой шине синхронизации устройства, а выходы к соответствующим входам опроса первой группы ассоциативного запоминающего блока, причем адресные входы постоянного запоминающего блока соединены с выходами соответствующих элементов И второй группы, первые входы которых соответственно соединены с входами слагаемых устройств, а вторые входы с второй шиной синхронизации устройства, первый разрядный выход постоянного запоминающего блока соединен с первым входом элемента И, второй вход которого подключен к первой шине синхронизации устройства, а выход соединен с входом опроса второй группы ассоциативного запоминающего блока, остальные разрядные выходы постоянного запоминающего блока через соответствующие разрядные выходы постоянного запоминающего блока через соответствующие элементы задержки второй группы соединены с первыми входами элементов И третьей группы, вторые входы которых подключены к первой шине синхронизации устройства, а выходы соединены с соответствующими выходами опроса третьей группы ассоциативного запоминающего блока [2] Недостатками этого устройства является ограниченность функциональных возможностей.

Целью изобретения является расширение функциональных возможностей за счет возможности параллельного сложения и вычитания чисел, представленных в знакоразрядной системе счисления.

Цель достигается тем, что в параллельный сумматор знакоразрядных кодов, содержащий ассоциативный запоминающий блок (АЗБ), первый постоянный запоминающий блок (ПЗБ),0 группу элементов И, группу элементов задержки, введены второй и третий ПЗБ, первая и вторая группа сумматоров по модулю два, многовходовый элемент ИЛИ и группа входных знаковых и числовых регистров, входы синхронизации которых соединены с входами синхронизации элементов задержки и с входом синхронизации устройства, выходы входных числовых регистров соединены с первыми входами первой группы сумматоров по модулю два, вторые входы которых соединены с выходами входных знаковых регистров, а выходы с входами третьего ПЗБ, выходы входных знаковых регистров также соединены с входами второго ПЗБ, выходы которого соединены с первыми входами второй группы сумматоров по модулю два, вторые входы которых соединены с выходами третьего ПЗБ, а выходы с первыми входами элементов И, вторые входы которых соединены с выходами второго ПЗБ, а выходы с входами многовходового элемента ИЛИ, выход которого соединен с первым входом АЗБ, первая группа входов которого соединена с выходами первого ПЗБ, входы которого соединены с выходами второй группы сумматоров по модулю два, вторая группа входов АЗБ соединена с выходами элементов задержки, входы которых соединены с группой младших выходов АЗБ, старшие два выхода которого являются информационными выходами устройства.

Сопоставительный анализ с прототипом показывает, что заявляемое устройство отличается наличием дополнительных ПЗБ, входных знаковых и числовых регистров, сумматоров по модулю два, многовходового элемента ИЛИ и новыми связями между элементами.

Таким образом, заявляемое устройство соответствует критерию изобретения "новизна".

Сравнение заявляемого устройства с другими техническими решениями показывает, что блоки, входящие в структуру устройства, известны, но связи между ними создают новые свойства, обеспечивающие расширение функциональных возможностей за счет заполнения ячеек запоминающих блоков устройства кодовыми комбинациями, отличными от кодовых комбинаций в ячейках запоминающих блоков прототипа, и введение дополнительных блоков, что позволяет сделать вывод о соответствии технического решения критерию "существенные отличия".

На фиг.1 представлена структурная схема предлагаемого устройства.

Устройство содержит АЗБ 1, ПЗБ 2, ПЗБ 3.1, ПЗБ 3.2, элементы задержки 4.1-4. m, входные знаковые 5.1-5.k и числовые 6.1-6.k регистры, сумматоры по модулю два 7.1-7.k и 8.1-8.k, элементы И 9.1-9.k, многовходовый элемент ИЛИ 10, управляющий вход синхронизации 11, информационные входы 12 и выходы 13.

На фиг. 2 изображены адреса и записанные по этим адресам слова для ПЗБ 3,1 и ПЗБ 3,2 при сложении трех n-разрядных двоичных или знакоразрядных чисел. Блоки располагают единицы входного слова подряд в младших разрядах.

На фиг. 3 изображены адреса и записанные по этим адреса слова для ПЗБ 2 при сложении четырех n-разрядных чисел.

На фиг. 4 и 5 показаны адреса и содержащиеся по этим адресам слова для АЗБ 1, соответственно при сложении трех и четырех чисел, в удобном для рассмотрения последовательности.

Устройство может осуществляться как сложения n-разрядных N-двоичных чисел, так сложение и вычитание n-разрядных N-знакоразрядных чисел, представленных в форме с наименьшим числом единиц, т.е. в такой форме, где между двумя любыми единицами обязательно должны стоять нули.

Устройство работает следующим образом.

Во входные регистры записываются слагаемые. При сложении чисел в знакоразрядной системе счисления (СС) они делятся на две части на знаковую и числовую, при этом вводятся следующие обозначения: 0-00, 1-01, 1-11.

Знаковые части слагаемых заносятся в знаковые регистры 5.1-5.k, а числовые в числовые регистры 6.1-6.k.

По приходу первого импульса на вход синхронизации 11 с выходов знаковых регистров нулевые разряды знаковых частей слагаемых поступают на входы ПЗБ 3.1 и на первые входы сумматоров по модулю два 7.1-7.k, на вторые входы которых поступают нулевые разряды числовых частей слагаемых с выходов числовых регистров 6.1-6. k, преобразованные в сумматорах по модулю два 7.1-7.k. Нулевые знаковые и числовые срезы поступают на вход ПЗБ 3.2, в результате чего на выходе ПЗБ 3.1 получаем количество отрицательных единиц, а на выходе ПЗБ 3.2 количество положительных единиц, которые входили в нулевой срез слагаемых. Далее в сумматорах по модулю два 8.1-8.k происходит взаимное уничтожение отрицательных и положительны.х единиц, с выходов которых результат поступает на входы ПЗБ 2 и на вторые входы элементов И 9.1-9.k, на первые входы которых поступает код с выхода ПЗБ 3.1, в результате элементы И 9.1-9. k и многовходовый элемент ИЛИ 10 выдают знак нулевого среза слагаемых, которые поступает на первый вход АЗБ 1. Сжатый в ПЗБ 2 код поступает на входы Х₁-Х_n, на входы Y.1-Y_m АЗБ 1 код поступает с входа элементов задержки 4.1-4. m. В результате на информационных выходах 13 получаем нулевой разряд результата с знаковой и числовой частью, а на входе элементов задержки 4.1-4.m ассоциативный признак, который будет использоваться при обработке первых разрядов слагаемых.

При подаче следующих импульсов на вход синхpонизации 11 процесс повторяется.

Число импульсов, которое нужно подать для получения окончательного результата, равно Р q + (M-1); где q разрядность слагаемых; М количество слагаемых.

Число слов АЗБ 1 определяется по формуле z M²+2·M-KO-1+(3·M-3·K1-2) где К1 определяется из таблицы.

Рассмотрим работу устройства для случая суммирования трех чисел,представленных в знакоразрядной СС.

Слагаемые: 1.1001, 2.10001, 3.001.

Знаковые части слагаемых, которые заносятся во входные знаковые регистры 5.1, 5.2, 5.3, имеет следующий вид: 1.00100, 2.00000, 3.10100.

Числовые части слагаемых, которые заносятся во входные числовые регистры 6.1, 6.2, 6.3, имеют следующий вид: 1.10101, 2.10001, 3.10101.

М-3, q-5, KO-1, K1-1, K2-1, K3-2. Следовательно Р 5+2 7; z-9+6-1-1+9-3-2+9-3-2+9-6-2-22. Первый импульс на входе синхронизации 11: На входе ПЗБ 3.1-000. на выходе 000.

На входе ПЗБ 3,2-111, на выходе 111 На входе ПЗБ 2-111, на выходе 11
На выходе элемента ИЛИ 10-0
На входе АЗБ 1-0 11 000, на выходе 01 001
Нулевой разряд результата равен -1.

Второй импульс на входе синхронизации 11:
На входе ПЗБ 3.1-000, на выходе 000
На входе ПЗБ 3.2-000, на выходе 000
На входе ПЗБ 2-000, на выходе 00
На входе АЗБ 1-0 00 001, на выходе 01 000.

Первый разряд результат равен -1.

Третий импульс на входе синхронизации 11:
На входе ПЗБ 3.1-101, на выходе 011
На входе ПЗБ 3.2-000, на выходе 000
На входе ПЗБ 2 011, на выходе 10
На выходе элемента ИЛИ 10-1
На входе АЗБ 1-1 10 000, на выходе 00 101
Второй разряд результат равен -0.

Четвертый импульс на входе синхронизации 11:
На входе ПЗБ 3.1-000, на выходе 000
На входе ПЗБ 3.2-000, на выходе 000
На входе ПЗБ 2-000, на выходе 00
На выходе элемента ИЛИ 10-0
На входе АЗБ 1-0 00 101, на выходе 11 000
Третий разряд результата равен -1.

Пятый импульс на входе синхронизации 11:
На входе ПЗБ 3.1-001, на выходе 001
На входе ПЗБ 3.2-110, на выходе 011
На входе ВЗБ 2 010, на выходе 01
На выходе элемента ИЛИ 10-0
На входе АЗБ 1-0 01 000, на выходе 01 000
Четвертый разряд результата равен -1.

При подаче шестого и седьмого импульсов на вход синхронизации 11 пятый и шестой разряды результата будут равны нулю. Окончательный результат равен 0011011.

Формула изобретения

СУММИРУЮЩЕЕ УСТРОЙСТВО, содержащее ассоциативный запоминающий блок, три постоянных запоминающих блока, группу элементов И и группу элементов задержки, причем выходы группы младших разрядов ассоциативного запоминающего блока соединены с информационными входами элементов задержки группы, отличающееся тем, что оно содержит дополнительно две группы сумматоров по модулю два, элемент ИЛИ и группы входных знаковых и числовых регистров, входы синхронизации которых соединены с входами синхронизации элементов задержки группы и с входом синхронизации устройства, выходы входных числовых регистров группы соединены с первыми входами сумматоров по модулю два первой группы, выходы входных знаковых регистров группы соединены с адресными входами первого постоянного запоминающего блока и с вторыми входами сумматоров по модулю два первой группы, выходы которых соединены с адресными входами второго постоянного запоминающего блока, выходы первого и второго постоянных запоминающих блоков соединены с первыми и вторыми входами соответственно сумматоров по модулю два второй группы, первые входы и выходы которых соединены с первыми и вторыми входами соответственно элементов И группы, выходы которых соединены с группой входов элемента ИЛИ, выход которого соединен с адресным входом ассоциативного запоминающего блока, первая группа адресных входов которого соединена с выходами третьего постоянного запоминающего блока, адресные входы которого соединены с выходами сумматоров по модулю два второй группы, выходы элементов задержки группы соединены с второй группой адресных входов ассоциативного запоминающего блока, выходы двух старших разрядов которого являются информационными выходами устройства.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4, Рисунок 5, Рисунок 6