Устройство для вычисления четырехмерного дискретного преобразования фурье

 

Изобретение относится к области вычислительной техники и может быть использовано в специализированных системах обработки сигналов высокой производительности для вычисления четырехмерного дискретного преобразования Фурье. Устройство содержит N₁ вычислительных модулей 8₀-8_N,1, где N₁ - размерность входных данных х(i₂, i₃, i₄, i₅), 0≅i₂≅N₁-1, 0≅i₃≅N₂-1, 0≅i₄≅N₃-1, 0≅i₅≅N₄-1, причем, вычислительный модуль содержит блок 16 управления, умножитель 17, сумматор 18, два регистра 19 - 20, три группы регистров 21 - 23, двадцать две группы элементов 24 - 45 И, восемь групп элементов 47 - 55 ИЛИ, элемент 46 И, одиннадцать элементов 56 - 65 ИЛИ. 1 з. п. ф-лы, 2 табл., 3 ил.

Изобретение относится к области вычислительной техники и может быть использовано в специализированных системах обработки сигналов высокой производительности для вычисления четырехмерного ДПФ.

Известно устройство, реализующее систолический способ вычисления одномерного ДПФ и содержащее два коммутатора, операционный блок, два блока постоянной памяти, группу из К-1 (К размер преобразования) операционных блоков, группу и К блоков хранения и блок управления [1] Недостатком этого устройства является невозможность вычисления четырехмерного ДПФ.

Наиболее близким по технической сущности является устройство, реализующее систолический способ вычисления трехмерного ДПФ для данных размером N₁xN₂xN₃xN₄ и содержащее четыре многоканальные систолические матрицы, причем первая многоканальная систолическая матрица содержит N₁ вычислительных ячеек и N₁ запоминающих ячеек (каждая запоминающая ячейка содержит регистр и сумматор), вторая многоканальная систолическая матрица содержит N₂ вычислительных ячеек (емкость каждой запоминающей ячейки составляет (2 N₁-1)регистров), третья систолическая матрица содержит N₃ вычислительных ячеек и N₃ запоминающих ячеек (емкость каждой запоминающей ячейки составляет 2N₁·N₂ - регистров) и четвертая систолическая матрица содержит N₄ вычислительных ячеек и N₄ запоминающих ячеек (емкость каждой запоминающей ячейки составляет (2N₁·N₂·N₃ 1) регистров) [2] Недостатком такого устройства является большой объем оборудования и невысокая технологичность при реализации на сверхбольших интегральных схемах за счет наличия многоразрядных длинных выходных шин, связывающих выходы первой, второй и третьей многоканальных систолических матриц соответственно со входами второй, третьей и четвертой многоканальных систолических матриц.

Устройство для вычисления четырехмерного дискретного преобразования Фурье содержит N₁ вычислительных модулей, где N₁ размерность входных данных х(i₂, i₃, i₄, i₅), 0≅i₂≅N₁, 0≅i₃≅N₂-1, 0≅i₄≅N₃-1, 0≅i₅≅N₄-1, причем информационный вход 1 устройства подключен к первому информационному входу первого вычислительного модуля 8_o, 2_i-й вход группы информационных входов подключен ко второму информационному входу 8_i-го вычислительного модуля, первый 3, второй 4, третий 5 и четвертый 6 управляющие входы устройства подключены соответственно к первому, второму, третьему и четвертому управляющим входам первого вычислительного модуля 8_o информационный выход, первый, второй, третий и четвертый управляющие выходы 8_i-го вычислительного модуля подключены соответственно к информационному входу, первому, второму, третьему и четвертому управляющим входам 8(i+1)-го вычислительного модуля, второй информационный выход 8_i-го вычислительного модуля подключен к 8_i-му выходу устройства, тактовый вход 7 которого подключен к синхровходам всех вычислительных модулей, при этом в вычислительном модуле 8 первый 10₁ информационный вход подключен к первым входам элементов И 24 первой группы и информационному входу первого регистра, выход которого подключен к первому входу умножителя 17 и первому 66 информационному выходу вычислительного модуля, выходы элементов И 24 первой группы подключены к соответствующим первым входам элементов ИЛИ 47 первой группы, выход которых подключен к информационному входу первого регистра 20₁ первой группы, выход которого подключен к первым входам элементов И второй 25, третьей 38 и четвертой 40 групп, вторые входы элементов И 25 подключены к выходу первого элемента ИЛИ 57, а выходы к соответствующим первым входам элементов ИЛИ 48 второй группы, выходы которых подключены к информационному входу второго регистра 20₂ второй группы, выход 20_i-го регистра первой группы подключен к информационному входу 20 (i + 1)-го регистра, выход 20 N₄-го регистра первой группы подключен к первым входам элементов И пятой 26 и шестой 28 групп, вторые входы элементов И 26 пятой группы подключены к выходу второго элементов ИЛИ 56, а выход ко вторым входам элементов ИЛИ 47 первой группы, выход третьего элемента ИЛИ 58 подключен к первым входам элементов И 27 седьмой группы, выходы которых подключены к соответствующим вторым входам элементов ИЛИ 48 второй группы, выходы элементов И 28 шестой группы подключены к соответствующим первым входам элементов ИЛИ 49 третьей группы, вторые входы которых подключены к соответствующим выходам элементов И 30 восьмой группы, а выходы к информационному входу первого регистра 21₁ второй группы, выход которого подключен к первым входам элементов И девятой 29, десятой 41 и одиннадцатой 42 групп, выходы элементов И 29 девятой группы подключены к соответствующим первым входам элементов ИЛИ 50 четвертой группы, вторые входы которых подключены к соответствующим выходам элементов И 31 двенадцатой группы, а выходы к информационному входу второго регистра 21₂ второй группы, выход 21_i-го регистра второй группы подключен к информационному входу 21 (i + 1)-го регистра второй группы, выход -го регистра второй группы подключен к первым входам элементов И восьмой 30 и тринадцатой 32 групп, выход пятого элемента ИЛИ 59 подключен ко вторым входам элементов И 30 восьмой группы, выход шестого элемента ИЛИ 60 подключен ко вторым входам элементов И 29 девятой группы, выход элементов И 32 тринадцатой группы подключен к первым входам элементов ИЛИ 51 четвертой группы, вторые входы которых подключены к соответствующим выходам элементов И 34 четырнадцатой группы, а выходы к информационному входу первого регистра 22₁ третьей группы, выход которого подключен к первым входам элементов И пятнадцатой 33, шестнадцатой 43 и семнадцатой 45 групп, выход седьмого элемента ИЛИ 62 подключен ко вторым входам элементов И 33 пятнадцатой группы, выходы которых подключены к соответствующим первым входам элементов ИЛИ 52 пятой группы, вторые входы которых подключены к соответствующим выходам элементов И 35 восемнадцатой группы, а выходы к информационному входу первого регистра 22₂ третьей группы, выход 22_i-го регистра третьей группы подключен к информационному входу 22 (i + 1)-го регистра третьей группы, выход -го регистра третьей группы подключен к первым входам элементов И четырнадцатой 34 и девятнадцатой 36 групп, выход восьмого элемента ИЛИ 61 подключен ко вторым входам элементов И 34 четырнадцатой группы, второй информационный вход 10₂ вычислительного модуля подключен к первым входам элементов И 37 двадцатой группы, выходы которых подключены к соответствующим первым входам элементов ИЛИ 53 шестой группы, вторые входы которых подключены к соответствующим выходам элементов И 36 девятнадцатой группы, а выходы к информационному входу второго регистра 23, синхровход которого подключен к выходу элемента И 46, а выход к первым входам элементов И двадцать первой 39 и двадцать второй 44 групп, выход девятого элемента ИЛИ 63 подключен к первому входу элемента И 46, выход десятого элемента ИЛИ подключен ко вторым входам элементов И 39 двадцать первой группы, выходы элементов И третьей 38, одиннадцатой 42, шестнадцатой 43 и двадцать первой 39 групп подключены соответственно к соответствующим первым, вторым, третьим и четвертым входам элементов ИЛИ 54 седьмой группы, выходы которых подключены ко второму входу умножителя 17, выход которого подключен к первому входу сумматора 18, выход которого подключен ко вторым входам элементов И седьмой 27, двенадцатой 31 и восемнадцатой 35 групп и второму информационному выходу 67 вычислительного модуля, выход одиннадцатого элемента ИЛИ 64 подключен ко второму входу элементов И 40 четвертой группы, выходы элементов И четвертой 40, десятой 41, семнадцатой 45 и двадцать второй 44 групп подключены соответственно к соответствующим первым, вторым, третьим и четвертым входам элементов ИЛИ 55 восьмой группы, первый 11, второй 12, третий 13 и четвертый 14 управляющие входы вычислительного модуля подключены соответственно к первому, второму, третьему и четвертому входам блока управления 16, первый, второй, третий и четвертый выходы которого подключены соответственно к первому 68, второму 69, третьему 70 и четвертому 71 управляющим выходам вычислительного модуля, пятый выход блока управления 16 подключен ко вторым входам элементов И 24 первой группы, шестой выход блока управления 16 подключен к вторым входам элементов И 37 двадцатой группы, первым входам второго 56 и девятого 63 элементов ИЛИ, седьмой выход блока управления 16 подключен ко второму входу второго элемента ИЛИ 56, восьмой выход блока управления 16 подключен ко вторым входам элементов И 28 шестой группы и третьему входу второго элемента ИЛИ 56, девятый выход блока управления 16 подключен к четвертому входу второго элемента ИЛИ 56 и первому входу пятого элемента ИЛИ 59, десятый выход блока управления 16 подключен ко вторым входам элементов И 32 тринадцатой группы и второму входу пятого элемента ИЛИ 59, одиннадцатый выход блока управления 16 подключен к третьему входу пятого элемента ИЛИ 59 и первому входу восьмого элемента ИЛИ 61, двенадцатый выход блока управления 16 подключен ко вторым входам элементов И 36 девятнадцатой группы и вторым входам восьмого 61 и девятого 63 элементов ИЛИ, тринадцатый выход блока управления 16 подключен к третьему входу восьмого элемента ИЛИ 61, четырнадцатый выход блока управления 16 подключен к первому входу первого элемента ИЛИ 57, пятнадцатый выход блока управления 16 подключен к первым входам третьего 58, десятого 65 и одиннадцатого 64 элементов ИЛИ, шестнадцатый выход блока управления 16 подключен ко вторым входам третьего 58, десятого 65 и одиннадцатого 64 элементов ИЛИ, семнадцатый выход блока управления 16 подключен к второму входу первого элемента ИЛИ 57 и первому входу шестого элемента ИЛИ 60, восемнадцатый выход блока управления 16 подключен к третьему входу первого элемента ИЛИ 57, вторым входам элементов И третьей 38, десятой 41 и двенадцатой 31 групп, девятнадцатый выход блока управления 16 подключен к второму входу шестого элемента ИЛИ 60 и первому входу седьмого элемента ИЛИ 62, двадцатый выход блока управления 16 подключен к третьему входу шестого элемента ИЛИ 60 и вторым входам элементов И одиннадцатой 42, семнадцатой 45 и восемнадцатой 35 групп, двадцать первый выход блока управления 16 подключен ко второму входу седьмого элемента ИЛИ 67, двадцать второй выход блока управления 16 подключен к третьему входу седьмого элемента ИЛИ 62 и вторым входам элементов И шестнадцатой 43 и двадцать второй 44 групп, тактовый вход 15 вычислительного модуля подключен к синхровходам первого регистра 19 и регистров первой 20, второй 21 и третьей 22 групп и блока управления 16, при этом блок управления 16 содержит первый 72, второй 73, третий 74 и четвертый 75 входы, синхровход 76, тринадцать триггеров 77 - 89, девять элементов И 90 98, четыре элемента НЕ 99 102 и двадцать два выхода 103 124, причем первый вход 72 блока управления подключен к входу первого элемента НЕ 99, информационному входу первого триггера 86, первым входам первого 90, третьего 92, пятого 94, седьмого 96 и девятого 98 элементов И, выход первого элемента НЕ 99 подключен к первым входам второго 91, четвертого 93, шестого 95 и восьмого 97 элементов И, второй вход 73 блока управления подключен к входу второго элемента НЕ 100, информационному входу второго триггера 87 и ко вторым входам второго 91, третьего 92, шестого 95 и седьмого 96 элементов И, выход второго элемента НЕ 100 подключен ко вторым входам первого 90, четвертого 93, пятого 94, восьмого 97 и девятого 98 элементов И, третий вход 74 блока управления подключен к входу третьего элемента НЕ 101, информационному входу третьего триггера 88 и третьим входам четвертого 93, пятого 94, шестого 95 и седьмого 96 элементов И, выход третьего элемента НЕ 101 подключен к третьим входам первого 90, второго 91, третьего 92, восьмого 97 и девятого 98 элементов И, четвертый вход 75 блока управления подключен ко входу четвертого элемента НЕ 102, информационному входу четвертого триггера 89 и четвертым входам восьмого 97 и девятого 98 элементов И, выход четвертого элемента НЕ 102 подключен к четвертым входам с первого по седьмой элементы И 90 96, выходы триггеров с первого по четвертый 86 89 подключены соответственно к выходам блока управления с первого по четвертый 103 106, выходы элементов И с первого по девятый 90 98 подключены соответственно к информационным входам триггеров с пятого по тринадцатый 77 - 85 и к выходам блока управления с пятого по тринадцатый 107 115, выходы триггеров с пятого по тринадцатый 116 124 подключены соответственно к выходам блока управления с четырнадцатого по двадцать второй 116 124, синхровход 76 блока управления подключен к синхровходам всех триггеров.

Устройство для вычисления четырехмерного дискретного преобразования Фурье (фиг. 1) содержит информационный вход 1, группу информационных входов 2, первый 3, второй 4, третий 5 и четвертый 6 управляющие входы, тактовый вход 7, вычислительные модули 8_i и выходы 9_i .

Вычислительный модуль 8 (фиг. 2) содержит первый 10₁ и второй 10₂ информационные входы, первый 11, второй 12, третий 13 и четвертый 14 управляющие входы, синхровход 15, блок управления 16; умножитель 17, сумматор 18, регистры 19 23, группы элементов И 24 45, элементы И 46, группы элементов ИЛИ 47 55, элементы ИЛИ 56 65, первый 66 и второй 67 информационные выходы, первый 68, второй 69, третий 70 и четвертый 71 управляющие выходы.

Блок управления 16 (фиг. 3) содержит первый 72, второй 73, третий 74 и четвертый 75 входы, синхровход 76, триггеры 77 89, элементы И 90 98, элементы НЕ 99 102, выходы 103 124.

В основу работы устройства положено вычисление четырехмерного дискретного преобразования Фурье, определяемое выражением где х(q₁, q₂, q₃, q₄) входная последовательность, 0 ≅ i_α≅ N_α-1, N₁,N₂,N₃ целые положительные числа, .

Вычисление элементов Y⁴(i₁, i₂, i₃, i₄) осуществляется за четыре этапа: 0≅i₁≅N₁-1, 0≅i₃≅N₂-1, 0≅i₄≅N₃, 0≅i₅≅N₄-1 , 0≅i₁≅N₁-1, 0≅i₂≅N₂-1, 0≅i₄≅N₃-1, 0≅i₅≅N₄-1

0≅i₁≅N₁-1, 0≅i₂≅N₂-1, )≅i₃≅N₃-1, 0≅i₅≅N₄-1
,
≅i₁≅N₁-1, 0≅i₂≅N₂-1, 0≅i₃≅N₃-1, 0≅i₄≅N₄-1
Искомая последовательность определяется выражением
Y⁴(i₁, i₂, i₃, i₄) x⁴(i₁, i₂, i₃, i₄, N₄-1),
0 ≅ i_α≅ N_α-1, α = 1,2,3,4.
Алгоритм вычисления четырехмерного дискретного преобразования Фурье задается следующими рекуррентными соотношениями:
х⁰(i₁, i₂, i₃, i₄, i₅) х⁰(i₁-1, i₂, i₃, i₄, i₅),
(0≅i₁≅N₁-1, 0≅i₂≅N₁-1, 0≅i₃≅N₂-1, 0≅i₄≅N₃-1, 0≅i₅≅N₄-1, (0≅i₁≅N₁-1, N₁≅i₂≅N₁+N₂-1, 1≅i₃≅N₂-1, 0≅i₄≅N₃-1,
0≅i₅≅N₄-1,
(0≅i₁≅N₁-1, N₁≅i₂≅N₁+N₂-1, N₂≅i₃≅N₂+N₃-1, 1≅i₄≅N₃-1, 0≅i₅≅N₄-1),
(0≅i₁≅N₁-1, N₁≅i₂≅N₁+N₂-1, N₂≅i₃≅N₂+N₃-1, N₃≅i₄≅N₃+N₄-1,
1≅i₅≅N₄-1).

Начальные значения х(i₂, i₃, i₄, i₅) переменной х⁰(i₁, i₂, i₃, i₄, i₅) присваиваются при i₁= 0, 0≅i₂≅N₁-1, 0≅i₃≅N₂-1, 0≅i₄≅N₃-1, 0≅i₅≅N₄-1. Начальные значения х(i₂, i₃, i₄, i₅) переменной присваиваются при i₁=0, N₁≅i₂≅N₁+N₂-1, 1≅i₃≅N₂-1, 0≅i₄≅N₃-1, 0≅i₅≅N₄-1. Начальные значения х(i₂, i₃, i₄, i₅) переменной присваиваются при i₁=0, N₁≅i₂≅N₁+N₂-1, N₂≅i₃≅N₂+N₃-1, 1≅i₄≅N₃-1, 0≅i₅≅N₄-1. Начальные значения х(i₂, i₃, i₄, i₅) переменной присваиваются при i₁=0, N₁≅i₂≅N₁+N₂-1, N₂≅i₃≅N₂+N₃-1, N₃≅i₄≅N₃+N₄-1,
1≅i₅≅N₄-1.

Начальное значение переменной х⁴(i₁, i₂, i₃, i₄, i₅-1) присваиваются при 0≅i₁≅N₁-1, 1≅i₂≅N₁-1, 0≅i₃≅N₂-1, 0≅i₄≅N₃-1,
i₅=0.

Искомый результат вычисления четырехмерного дискретного преобразования Фурье определяется равенством
х⁴(i₁, i₂, i₃, i₄, N₄-1)=Y⁴(i₁, i₂-N₁, i₃-N₂, i₄-N₃),
0≅i₁≅N₁-1, N₁≅i₂≅N₁+N₂-1, N₂≅i₃≅N₂+N₃-1, N₃≅i₄≅N₃+N₄-1. Вычислительный модуль 8 обладает возможностью реализации следующих функций:

где A^j+1, B^j+1, Г^j+1 и Δ^j+1 значения соответственно на первом, втором, третьем и четвертом управляющих выходах вычислительного модуля на (j+1)-м такте,
α^j, β^j, γ^j и δ^j значения соответственно на первом, втором, третьем и четвертом управляющих входах вычислительного модуля на j-м такте,
P^j+1=a^j,
где P^j+1 значение на первом информационном выходе вычислительного модуля на (j+1)-м такте,
а_j значение на первом информационном входе вычислительного модуля на j-м такте,

где ω^j значение на втором информационном входе вычислительного модуля на j-м такте,

Входной поток данных задается следующими выражениями.

На входы подается последовательность коэффициентов (0≅i₁≅N₁-1, 1≅i₂≅i₂≅N₁-1) в моменты времени i₁+N₄(i₂+(N₁+N₂)(i₃+(N₂+N₃)i₄)), (0≅i₃≅N₂-1, (0≅i₄≅N₃-1. На вход 1 подается последовательность коэффициентов (N₁≅i≅N₁+N₂-1, 1≅i₃≅N₂-1) в моменты времени = N₄(i₂+(N₁+N₂)(i₃+(N₂+N₃)i₄))+i₅, 0≅i₄≅N₃-1, 0≅i₅≅N₄-1. На вход 1 подается последовательность коэффициентов (N₂≅i₃≅N₂+N₃-1, 1≅i₄≅N₃-1) в моменты времени = N₄(i₂+(N₁+N₂)(i₃+(N₂+N₃) i₄))+i₅, N₁≅i₂≅N₁+N₂-1, 0≅i₅≅N₄-1. На вход 1 подается последовательность коэффициентов (N₃(i₄≅N₃+N₄-1, 1≅i₅≅N₄-1) в моменты времени N₄(i₂+(N₁+N₂)(i₃+(N₂+N₃) i₄))+i₅, N₁≅i₂≅N₁+N₂-1, N₂≅i₃≅N₂+N₃-1. На вход 1 подается входная последовательность х(i₂, i₃, i₄, i₅) в моменты времени N₄(i₂+(N₁+N₂)(i₃+(N₂+N₃) i₄))+i₅, 0≅i₂≅N₁-1, 0≅i₃≅N₂-1, 0≅i₄≅N₃-1, 0≅i₅≅N₄-1.

На входы 3, 4, 5 и 6 подаются соответственно управляющие сигналы α, β, γ и δ, принимающие значения 0 или 1.

Управление работой вычислительных модулей 8 задается комбинацией управляющих сигналов , которые определяются переменными i₂, i₃, i₄, i₅:

Комбинация управляющих сигналов τ = {α, β, γ, δ} подается на входы 3, 4, 5 и 6 в моменты времени
t_τ= N₄(i₂+(N₁+N₂)(i₃+(N₂+N₃)i₄))+i₅.
Элементы выходного потока данных Y⁴(i₁, i₂, i₃, i₄) формируются в вычислительном модуле в моменты времени

которые выдаются с соответствующих выходов 9_i.

Последний элемент Y⁴(N₁-1, N₂-1, N₃-1, N₄-1) формируется на (N₄(N₁+N₂)(N₂+N₃)(N₃+N₄)+N₁-1)-м такте.

Рассмотрим работу устройства для случая N₁=N₂=N₃=N₄=2 (фиг. 1). Устройство содержит два вычислительных модуля 8₀ и 8₁. Весовые коэффициенты и подаются соответственно на входы 2₀ и 2₁. Весовые коэффициенты и входные данные х(i₂, i₃, i₄, i₅) подаются в соответствующие моменты времени на вход 1, а управляющие сигналы α, β, γ и δ- соответственно на входы 3, 4, 5 и 6. Выходные данные Y(i₁, i₂, i₃, i₄) формируются на соответствующих выходах 9₀ и 9₁. В таблицах 1 и 2 приведены организация подачи входных данных, состояние регистров, формируемые значения на выходе сумматора и выходные данные соответственно в вычислительных модулях 8₀ и 8₁. ТТТ1 ТТТ2 ТТТ3 ТТТ4 ТТТ5 ТТТ6 ТТТ7 ТТТ8 ТТТ9 ТТТ10 ТТТ11 ТТТ12 ТТТ13 ТТТ14 ТТТ15 ТТТ16 ТТТ17 ТТТ18 ТТТ19 ТТТ20 ТТТ21

Формула изобретения

1. Устройство для вычисления четырехмерного дискретного преобразования Фурье, содержащее N₁ вычислительных модулей, где N₁ размерность входных данных x(i₂, i₃, i₄, i₅), 0≅i₂≅N₁-1, 0≅i₃≅N₂-1, 0≅i₄≅N₃-1, 0≅i₅≅N₄-1, при этом каждый вычислительный модуль содержит умножитель, сумматор и два регистра, причем выход первого регистра является первым информационным выходом модуля и соединен с первым информационным входом умножителя, выход которого подключен к первому информационному входу сумматора, выход которого является вторым информационным выходом модуля, первый информационный вход которого соединен с информационным входом первого регистра, информационный вход устройства подключен к первому информационному входу первого вычислительного модуля, отличающееся тем, что каждый вычислительный модуль содержит дополнительно блок управления, три группы регистров, двадцать две группы элементов И, восемь групп элементов ИЛИ, элемент И, одиннадцать элементов ИЛИ, при этом i-й вход группы информационных входов подключен к второму информационному входу i-го вычислительного модуля, с первого по четвертый управляющие входы устройства подключены соответственно с первого по четвертый управляющим входам первого вычислительного модуля, информационный выход и с первого по четвертый управляющие выходы j-го вычислительного модуля подключены соответственно к информационному входу и с первого по четвертый управляющим входам (j+1)-го вычислительного модуля, второй информационный выход i-го вычислительного модуля подключен к i-му выходу устройства, первый информационный вход i-го вычислительного модуля подключен к первому входу элементов И первой группы, выходы которых подключены к первым входам элементов ИЛИ первой группы, выход которых подключен к информационному входу первого регистра первой группы, выход которого подключен к первым входам элементов И второй, третьей и четвертой групп, вторые входы элементов И второй группы подключены к выходу первого элемента ИЛИ, а выходы к первым входам элементов ИЛИ второй грудны, выходы которых подключены к информационным входам второго регистра второй группы, выход l-го регистра первой группы подключен к информационному входу (l+1)-го регистра, выход N₄-го регистра первой группы подключен к первым входам элементов И пятой и шестой групп, вторые входы элементов И пятой группы подключены к выходу второго элемента ИЛИ, выходы элементов И пятой группы подключены к вторым входам элементов ИЛИ первой группы, выход третьего элемента ИЛИ подключен к первым входам элементов И седьмой группы, выходы которых подключены к вторым входам элементов ИЛИ второй группы, выходы элементов И шестой группы подключены к первым входам элементов ИЛИ третьей группы, вторые входы которых подключены к выходам элементов И восьмой группы, а выходы к информационным входам первого регистра второй группы, выход которого подключен к первым входам элементов И девятой, десятой и одиннадцатой групп, выходы элементов И девятой группы подключены к первым входам элементов ИЛИ четвертой группы, вторые входы которых подключены к выходам элементов И двенадцатой группы, а выходы к информационным входам второго регистра второй группы, выход l-го регистра второй группы подключен к информационному входу (l+1)-го регистра второй группы, выход N₄(N₁+N₂)-го регистра второй группы подключен к первым входам элементов И восьмой и тринадцатой групп, выход пятого элемента ИЛИ подключен к вторым входам элементов И восьмой группы, выход шестого элемента ИЛИ подключен к вторым входам элементов И девятой группы, выход элементов И тринадцатой группы подключен к первым входам элементов ИЛИ четвертой группы, вторые входы которых подключены к выходам элементов И четырнадцатой группы, а выходы к информационным входам первого регистра третьей группы, выход которого подключен к первым входам элементов И пятнадцатой, шестнадцатой и семнадцатой групп, выход седьмого элемента ИЛИ подключен к вторым входам элементов И пятнадцатой группы, выходы которых подключены к первым входам элементов ИЛИ пятой группы, вторые входы которых подключены к выходам элементов И восемнадцатой группы, а выходы к информационным входам второго регистра третьей группы, выход r-го регистра третьей группы подключен к информационному входу (r+1)-го регистра третьей группы, выход N₄(N₁+N₂) (N₂+N₃)-го регистра третьей группы подключен к первым входам элементов И четырнадцатой и девятнадцатой групп, выход восьмого элемента ИЛИ подключен к вторым входам элементов И четырнадцатой группы, второй информационный вход i-го вычислительного модуля подключен к первым входам элементов И двадцатой группы, выходы которых подключены к первым входам элементов ИЛИ шестой группы, вторые входы которых подключены к выходам элементов И девятнадцатой группы, а выходы к информационным входам второго регистра, синхровход которого подключен к выходу элемента И, а выходы к первым входам элементов И двадцать первой и двадцать второй групп, выход девятого элемента ИЛИ подключен к первому входу элемента И, выход десятого элемента ИЛИ подключен к вторым входам элементов И двадцать первой группы, выходы элементов И третьей, одиннадцатой, шестнадцатой и двадцать первой групп подключены соответственно к первым, вторым, третьим и четвертым входам элементов ИЛИ седьмой группы, выходы которых подключены к второму входу умножителя, выход сумматора подключен к вторым входам элементов И седьмой, двенадцатой и восемнадцатой групп, выход одиннадцатого элемента ИЛИ подключен к второму входу элементов И четвертой группы, выходы элементов И четвертой, десятой, семнадцатой и двадцать второй групп подключены к первым, вторым, третьим и четвертым входам соответственно элементов ИЛИ восьмой группы, выходы которых соединены с вторыми информационными входами сумматора, первый, второй, третий и четвертый управляющие входы i-го вычислительного модуля подключены соответственно к первому, второму, третьему и четвертому входам блока управления, первый, второй, третий и четвертый выходы которого подключены соответственно к первому, второму, третьему и четвертому управляющим выходам вычислительного модуля, пятый выход блока управления подключен к вторым входам элементов И первой группы, шестой выход блока управления подключен к вторым входам элементов И двадцатой группы, первым входам второго и девятого элементов ИЛИ, седьмой выход блока управления подключен к второму входу второго элемента ИЛИ, восьмой выход блока управлении подключен к вторым входам элементов И шестой группы и третьему входу второго элемента ИЛИ, девятый выход блока управления подключен к четвертому входу второго элемента ИЛИ и первому входу пятого элемента ИЛИ, десятый выход блока управления подключен к вторым входам элементов И тринадцатой группы и второму входу пятого элемента ИЛИ, одиннадцатый выход блока управления подключен к третьему входу пятого элемента ИЛИ и первому входу восьмого элемента ИЛИ, двенадцатый выход блока управления подключен к вторым входам элементов И девятнадцатой группы и вторым входам восьмого и девятого элементов ИЛИ, тринадцатый выход блока управления подключен к третьему входу восьмого элемента ИЛИ, четырнадцатый выход блока управления подключен к первому входу первого элемента ИЛИ, пятнадцатый выход блока управления подключен к первым входам третьего, десятого и одиннадцатого элементов ИЛИ, шестнадцатый выход блока управления подключен к вторым входам третьего, десятого и одиннадцатого элементов ИЛИ, семнадцатый выход блока управления подключен к второму входу первого элемента ИЛИ и первому входу шестого элемента ИЛИ, восемнадцатый выход блока управления подключен к третьему входу первого элемента ИЛИ, вторым входам элементов И третьей, десятой и двенадцатой групп, девятнадцатый выход блока управления подключен к второму входу шестого элемента ИЛИ и первому входу седьмого элемента ИЛИ, двадцатый выход блока управления подключен к третьему входу шестого элемента ИЛИ и вторым входам элементов И одиннадцатой, семнадцатой и восемнадцатой групп, двадцать первый выход блока управления подключен к второму входу седьмого элемента ИЛИ, двадцать второй выход блока управления подключен к третьему входу седьмого элемента ИЛИ и вторым входам элементов И шестнадцатой и двадцать второй групп, тактовый вход вычислительного модуля подключен к синхровходам первого регистра и регистров первой, второй и третьей групп блока управления и вторым входам элемента И.

2. Устройство по п. 1, отличающееся тем, что блок управления содержит тринадцать триггеров, девять элементов И, четыре элемента НЕ, причем первый вход блока управления подключен к входу первого элемента НЕ, информационному входу первого триггера, первым входам (2i+1)-х (где i 0, 1, 2, 3, 4) элементов И, выход первого элемента НЕ подключен к первым входам 2i-х элементов И, второй вход блока управления подключен к входу второго элемента НЕ, информационному входу второго триггера и к вторым входам второго, третьего, шестого и седьмого элементов И, выход второго элемента НЕ подключен к вторым входам первого, четвертого, пятого, восьмого и девятого элементов И, третий вход блока управления подключен к входу третьего элемента НЕ, информационному входу третьего триггера и третьим входам четвертого, пятого, шестого и седьмого элементов И, выход третьего элемента НЕ подключен к третьим входам первого, второго, третьего, восьмого и девятого элементов И, четвертый вход блока управления подключен к входу четвертого элемента НЕ, информационному входу четвертого триггера и четвертым входам восьмого и девятого элементов И, выход четвертого элемента НЕ подключен к четвертым входам с первого по седьмой элементов И, выходы триггеров с первого по четвертый подключены соответственно к выходам блока управления с первого по четвертый, выходы элементов И с первого по девятой подключены соответственно к информационным входам триггеров с пятого по тринадцатый и к выходам блока управления с пятого по тринадцатый, выходы триггеров с пятого по тринадцатый подключены соответственно к выходам блока управления с четырнадцатого по двадцать второй, синхровход блока управления подключен к синхровходам всех триггеров.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4, Рисунок 5, Рисунок 6, Рисунок 7, Рисунок 8, Рисунок 9, Рисунок 10, Рисунок 11, Рисунок 12, Рисунок 13, Рисунок 14, Рисунок 15, Рисунок 16, Рисунок 17, Рисунок 18, Рисунок 19, Рисунок 20, Рисунок 21, Рисунок 22, Рисунок 23, Рисунок 24