Реляторный процессор для адресно-ранговой идентификации, селекции и ранжирования трех аналоговых сигналов

 

Изобретение относится к аналоговой вычислительной технике и автоматике и может быть использовано в аналоговых вычислительных машинах и устройствах автоматики и управления для адресно-ранговой идентификации, селекции и ранжирования трех аналоговых сигналов для допускового контроля параметров, представленных аналоговыми сигналами. Техническим результатом является уменьшение аппаратурных затрат. Для этого изобретение содержит реляторы, информационные шины, идентифицирующие шины, выходные адресные шины и выходные ранжирующие шины, входное наборное поле и выходные наборные адресные поля. 3 ил.

Изобретение относится к аналоговой вычислительной технике и автоматике и может быть использовано в аналоговых вычислительных машинах и устройствах автоматики и управления для адресно-ранговой идентификации, селекции и ранжирования трех аналоговых сигналов, для допускового контроля параметров, представленных аналоговыми сигналами, в качестве медицинского фильтра и др.

Известны устройства для ранжирования трех аналоговых сигналов, построенные на трех минимаксных реляторах (см., например, авт. св. 1365099, G 06 G 7/12, фиг. 2). Известные устройства обладают ограниченными функциональными возможностями, так как не воспроизводят адресную идентификацию информационных входов, на которых воздействуют ранжированные сигналы.

Наиболее близким к предлагаемому схемному решению является устройство для ранжирования трех аналоговых сигналов, построенное на трех четырехканальных и трех трехканальных реляторах (авт.св. 1541636, 5 G 06 G 7/25, фиг. 1). Указанный прототип обладает теми же функциональными возможностями, но имеет аппаратурную избыточность.

Цель изобретения - уменьшение аппаратурных затрат при сохранении всех функций, воспроизводимых прототипом.

Указанный технический результат при осуществлении изобретения достигается тем, что в известном устройстве используются три четырехканальных и три трехканальных релятора, каждый из которых состоит из компаратора, который управляет состоянием размыкающего и замыкающего ключей в переключательных каналах релятора, а неинвертирующие и инвертирующие входы компараторов реляторов в различных попарных сочетаниях, присоединяются к каналам информационной шины, на входы которых подаются идентифицируемые аналоговые сигналы x₁, x₂ и x₃.

Особенность предложенного схемного решения заключается в том, что инвертирующие и неинвертирующие входы компараторов первого, второго и третьего реляторов соединены соответственно со вторым и первым, с третьим и первым, с третьим и вторым каналами информационной шины, первый, второй и третий реляторы содержат соответственно по два, три и четыре переключательных канала, входные выводы ключей в каждом канале всех реляторов соединены и образуют переключательные входы реляторов, второй и третий выходы второго, второй и третий, шестой и седьмой выходы третьего реляторов попарно объединены. При работе в режиме адресно-ранговой идентификации первый, второй и третий каналы идентифицирующей шины соединены соответственно с первым и вторым переключательными входами первого и третьим переключательным входом второго реляторов, первый и второй, третий и четвертый выходы первого релятора соединены соответственно с первым и вторым переключательными входами второго релятора и с четвертым и третьим переключательными входами третьего релятора, пятый и шестой выходы второго релятора соединены соответственно со вторым и первым входами третьего релятора, первый, объединенные второй и третий, четвертый выходы второго релятора соединены соответственно с третьим, вторым и первым каналами первой адресной шины Z₁, пятый, объединенные шестой и седьмой, восьмой выходы третьего релятора соединены соответственно с третьим, вторым и первым каналами второй адресной шины Z₂, а первый, объединенные второй и третий, четвертый выходы третьего релятора соединены соответственно с третьим, вторым и первым каналами третьей адресной шины Z₃, в режиме адресно-ранговой селекции идентифицируемых сигналов первый, второй и третий каналы информационной шины соединены соответственно с первым, вторым и третьим каналами идентифицирующей шины, при этом в режиме ранжирования первые каналы первой, второй и третьей адресных шин присоединены к первому каналу ранжирующей шины, вторые каналы первой, второй и третьей адресных шин присоединены ко второму каналу ранжирующей шины, а третьи каналы адресных шин присоединены к третьему каналу ранжирующей шины, причем при работе в режиме адресно-ранговой селекции соединение информационной и идентифицирующей шин осуществляется на входном наборном поле X·Y, а соединение группы адресных шин Z₁, Z₂, Z₃ и ранжирующей шины Z осуществляется на выходных наборных полях Z₁·Z,Z₂·Z,Z₃·Z.

На фиг. 1 представлена базовая схема реляторного процессора, построенного на реляторах 1, 2, 3 в режиме адресно-ранговой идентификации; на фиг. 2 схема двухканального релятора 1, содержащего компаратор K, замыкающие S₁, S₂ и размыкающие ключи; на фиг. 3а изображена коммутационная схема входного наборного поля X·Y при работе реляторного процессора в режиме селекции аналоговых сигналов x₂, x₂, x₃ с их адресно-ранговой идентификацией; на фиг. 3б показаны коммутационные схемы выходных наборных полей Z₁·Z, Z₂·Z,Z₃·Z при работе реляторного процессора в режиме ранжирования аналоговых сигналов x₂, x₃, x₃.

Реляторный процессор (фиг. 1) построен на двухканальном 1, трехканальном 2 и четырехканальном 3 реляторах RL₁, RL₂ и RL₃.

Каждый релятор 1, 2, 3 содержит дифференциальный компаратор K с не инвертирующим и инвертирующим компараторными входами (на фиг. 1 инвертирующие входы отмечены не зачерненным кружком).

Первый 1, второй 2 и третий 3 реляторы содержат соответственно по два, три и четыре переключательных канала. Каждый переключательный канал состоит из замыкающего S_i и размыкающего ключей, управляемых выходным напряжением компаратора. В схеме реляторного процессора входные выводы ключей каждого переключательного канала реляторов 1, 2, 3 попарно соединены и образуют переключательные входы реляторов, и выходные выводы ключей являются их выходами.

Электрическая схема двухканального релятора 1 изображена на фиг. 2 (положение ключей соответствует ситуации, когда x₂>x₁). Для второго 2 и третьего 3 реляторов переключательные каналы построены по одинаковым с фиг. 2 схемам.

Реляторный процессор содержит информационную X=(x₁,x₂,x₃) шину, на первый, второй и третий входы которой подаются соответственно первый x₁, второй x₂ и третий x₃ аналоговые сигналы (напряжения), идентифицирующую шину Y=(y₁, y₂, y₃), на входы которой при работе в режиме адресно-ранговой идентификации подаются идентифицирующие сигналы y₁, y₂, y₃ и соответствующее им входное наборное поле X·Y, первую Z₁=(z₁⁽¹⁾,z₁⁽²⁾,z₁⁽³⁾), вторую Z₂=(z₂⁽¹⁾,z₂⁽²⁾, z₂⁽³⁾) и третью Z₃= (z₃⁽¹⁾,z₃⁽²⁾,z₃⁽³⁾ адресные шины, ранжирующую шину Z= (z⁽¹⁾,z⁽²⁾,z⁽³⁾ и три выходных наборных адресных поля Z₁·Z,Z₂·Z,Z₃·Z.

При работе в режиме идентификации идентифицируемых сигналов x₁, x₂, x₃ используются межсоединения базовой схемы, изображенной на фиг. 1 (на входы шин X и Y подаются соответственно идентифицируемые x₁, x₂, x₃ и идентифицирующие y₁, y₂, y₃ сигналы).

Инвертирующие и неинвертирующие компараторные входы первого 1, второго 2 и третьего реляторов 3 соединены соответственно со вторым и первым, третьим и первым, третьим и вторым каналами информационной шины X, а первый, второй и третий каналы идентифицирующей шины Y соединены соответственно с первым и вторым переключательными входами первого релятора 1 и с третьим переключательным входом второго релятора 2.

Первый и второй выходы первого релятора 1 соединены соответственно с первым и вторым переключательными входами второго релятора 2, а третий и четвертый выходы первого релятора 1 соединены соответственно с четвертым и третьим переключательными входами третьего релятора 3. Пятый и шестой выходы второго релятора 2 соединены соответственно со вторым и первым переключательными входами третьего релятора 3. Первый, объединенные второй и третий выходы второго релятора 2 соединены соответственно с третьим, вторым и первым каналами первой Z₁(z₁⁽¹⁾,z₁⁽²⁾,z₁⁽³⁾) адресной шины. Пятый, объединенные шестой и седьмой, восьмой выходы третьего релятора 3 соединены соответственно с третьим, вторым и первым каналами второй Z₂=(z₂⁽¹⁾,z₂⁽²⁾,z₂⁽³⁾) адресной шины. Первый, объединенные второй и третий, четвертый выходы третьего релятора 3 соединены соответственно с третьим, вторым и первым каналами третьей Z₃=(z₃⁽¹⁾,z₃⁽²⁾,z₃⁽³⁾) адресной шины.

При работе в режиме адресно-ранговой селекции идентифицируемых сигналов x₁, x₂,x₃ первый, второй и третий каналы информационной шины X соединены соответственно с первым, вторым и третьим каналами идентифицирующей шины y (без подачи идентифицирующих сигналов y₁,y₂,y₃), как это показано на фиг. 3а.

При работе в режиме ранжирования сигналов x₁,x₂,x₃ межсоединение шин X и Y соответствует и осуществляется на входном наборном поле X·Y (фиг. 3а), а соединение группы адресных шин Z₁, Z₂, Z₃ и ранжирующей шины Z осуществляется на выходных наборных полях Z₁·Z,Z₂·Z,Z₃·Z (фиг. 3б).

Работа реляторного процессора осуществляется следующим образом. При работе в режиме адресно-ранговой идентификации (фиг. 1) по выходам первой (i= 1), второй (i= 1) и третьей (i=3) адресных шин Z₁ воспроизводятся функции идентификации В частном случае y₁=y₂=₃=y.

Здесь x⁽¹⁾= min(x₁, x₂, x₃), x⁽²⁾=med(x₁,x₂,x₃, x⁽³⁾=max(x₁,x₂,x₃) есть соответственно минимальный, медианный и максимальный сигналы из множества X идентифицируемых сигналов x₁, x₂, x₃ (сигналы первого r=1, второго r=2 или третьего r=3 рангов).

Отсюда следует, что каждая i-я адресная шина Z₁=(z_i⁽¹⁾,z_i⁽²⁾,z_i⁽³⁾) идентифицирует адрес i сигнала r-го ранга (i=1,2,3). При этом номер i возбужденного выхода z_i^(r)= y_i≠0 в i-ой адресной шине указывает номер канала (адрес) в информационной шине, через который проводится сигнал x_i=x^(r) r-го ранга, где x_i∈ {x₁,x₂,x₃}. Следовательно, при работе в режиме адресно-ранговой идентификации сигнала x_i=x^(r) осуществляется идентификация адреса (номера) i-й компоненты x_i вектора X=(₁,x₂,x₃) и ее ранга r.

При работе реляторного процессора в режиме адресно-ранговой селекции (фиг. 1 и 3а) в вышеприведенных выражениях величины y₁,y₂,y₃ необходимо заменить на идентифицируемые сигналы x₁, x₂, x₃, т. е. по адресным выходам (каналам) z_i⁽¹⁾,z_i⁽²⁾,z_i⁽³⁾ каждой адресной шины Z_i воспроизводится операция селекции (выделения) сигналов x₁=x ^(r1) , x₂=x ^(r2) , x₃=x^(r3) с индентификацией их ранга r_i и номера входа (канала) i, на который воздействует сигнал x_i ранга r_i∈ {1,2,3}. При работе процессора в режиме ранжирования (фиг. 1 и 3а,б) воспроизводится операция ранжирования (упорядочивания) сигналов {x₁,x₂,x₃} → (x⁽¹⁾,x⁽²⁾,x⁽³⁾) без их адресной идентификации.

В прототипе воспроизводится только режим адресно-ранговой идентификации.

При работе в режиме ранжирования и при снятии выходного сигнала только с одного канала z^(r) ранжирующей шины воспроизводится операция ранговой фильтрации только минимального (r=1), медианного (r+2) или максимального (r+3) сигнала x^(r)∈ {x₁,x₂,x₃} их трех входных сигналов. При снятии сигналов между двумя выходами z₃ и z₁ воспроизводится операция селекции минимаксного интервала z⁽³⁾-z⁽¹⁾= δ₃₁, что расширяет функциональные возможности предложенного схемного решения.

В прототипе используются шесть реляторов, т.е. шесть компараторов и 42 управляемых ими однополюсных аналоговых ключа. В предлагаемом схемном решении использовано три релятора, т.е. три компартора и 18 однополюсных аналоговых ключей. Следовательно, выигрыш в аппаратурных затратах составляет три компаратора и 24 ключа.

Формула изобретения

Реляторный процессор для адресно-ранговой идентификации, селекции и ранжирования трех аналоговых сигналов, состоящий из информационной шины Х, идентифицирующей шины Y, первой Z₁, второй Z₂ и третьей Z₃ адресных шин, ранжирующей шины Z, входного наборного поля Х и Y, трех выходных наборных адресных полей Z₁ x Z, Z₂ x Z, Z₃ x Z и трех многоканальных реляторов, при этом каждая из упомянутых шин содержит первый, второй и третий входы по числу идентифицирующих сигналов, первый, второй и третий входы информационной шины Х предназначены для подачи соответственно первого, второго и третьего аналоговых сигналов, каждый из многоканальных реляторов содержит компаратор, управляющий состоянием замыкающих и размыкающих ключей каждого канала упомянутого релятора, входные выводы упомянутых ключей в каждом канале многоканальных реляторов соединены и образуют переключательные входы многоканальных реляторов, выходные выводы замыкающих и размыкающих ключей в каждом канале упомянутых реляторов образуют их выходы, инвертирующие и неинвертирующие входы компараторов первого, второго и третьего многоканальных реляторов соединены соответственно со вторым и первым, с третьим и первым, с третьим и вторым входами информационной шины Х, отличающийся тем, что первый, второй и третий многоканальные реляторы содержат соответственно по два, три и четыре канала, второй и третий выходы второго, второй и третий, шестой и седьмой выходы третьего упомянутых реляторов попарно объединены, первый, второй и третий входы идентифицирующей шины Y соединены соответственно с первым и вторым переключательными входами первого и с третьим переключательным входом второго многоканальных реляторов, первый и второй, третий и четвертый выходы первого многоканального релятора соединены соответственно с первым и вторым переключательными входами второго многоканального релятора, с четвертым и третьим переключательными входами третьего многоканального релятора, пятый и шестой выходы второго многоканального релятора соединены соответственно со вторым и первым переключательными входами третьего многоканального релятора, первый, объединенные второй и третий, четвертый выходы второго многоканального релятора соединены соответственно с третьим, вторым и первым входами первой адресной шины Z₁, пятый, объединенные шестой и седьмой, восьмой выходы третьего многоканального релятора соединены соответственно с третьим, вторым и первым входами второй адресной шины Z₂, а первый, объединенные второй и третий, четвертый выходы третьего многоканального релятора соединены соответственно с третьим, вторым и первым входами третьей адресной шины Z₃, первый, второй и третий входы информационной шины Х соединены соответственно во входном наборном поле Х х Y с первым, вторым и третьим входами идентифицирующей шины Y, первые входы первой Z₁, второй Z₂ и третьей Z₃ адресных шин присоединены в выходном наборном поле Z₁ х Z к первому входу ранжирующей шины Z, вторые входы первой Z₁, второй Z₂ и третьей Z₃ адресных шин присоединены в выходном наборном поле Z₂ x Z ко второму входу ранжирующей шины Z, а третьи входы первой Z₁, второй Z₂ и третьей Z₃ адресных шин присоединены в выходном наборном поле Z₃ x Z к третьему входу ранжирующей шины Z.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3