Логический вычислитель

Логический вычислитель предназначен для реализации n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, и может быть использован в системах цифровой вычислительной техники как средство преобразования кодов. Техническим результатом является расширение функциональных возможностей устройства за счет реализации параллельного либо последовательного набора булевых функций, зависящих соответственно от последовательного либо параллельного набора указанных аргументов. Устройство содержит n замыкающих ключей, n размыкающих ключей, n элементов И, n элементов ИЛИ и n D-триггеров. 2 ил., 2 табл.

 

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические вычислители (см., например, фиг.1 в описании изобретения к патенту РФ 2276399, кл. G06F 7/00, 2006 г.), которые реализуют параллельный набор n простых симметричных булевых функций, зависящих от последовательного набора n аргументов - входных двоичных сигналов.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических вычислителей, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется реализация последовательного набора n простых симметричных булевых функций, зависящих от параллельного набора n аргументов - входных двоичных сигналов.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический вычислитель (фиг.1 в описании изобретения к патенту РФ 2282234, кл. G06F 7/57, 2006 г.), который содержит n замыкающих, n размыкающих ключей, n элементов И, n элементов ИЛИ, n D-триггеров и реализует последовательный набор n простых симметричных булевых функций, зависящих от параллельного набора n аргументов - входных двоичных сигналов.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется реализация параллельного набора n простых симметричных булевых функций, зависящих от последовательного набора n аргументов - входных двоичных сигналов.

Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения реализации параллельного набора n простых симметричных булевых функций, зависящих от последовательного набора n аргументов - входных двоичных сигналов либо последовательного набора этих функций, зависящих от параллельного набора указанных аргументов.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом вычислителе, содержащем n замыкающих, n размыкающих ключей, n элементов И, n элементов ИЛИ и n D-триггеров, первый и второй входы i-го элемента И соединены соответственно с вторым и первым входами i-го элемента ИЛИ, выход i-го замыкающего и выход i-го размыкающего ключей объединены, а их вход управления соединен с первым управляющим входом логического вычислителя, подсоединенного вторым управляющим входом к тактовому входу i-го D-триггера, особенность заключается в том, что выход k-го элемента И и выход i-го элемента ИЛИ подключены соответственно к первому входу (k+1)-го элемента И и входу данных i-го D-триггера, неинвертирующий выход которого соединен с входом i-го размыкающего ключа, подсоединенного выходом к первому входу i-го элемента ИЛИ, выход которого соединен с i-ым параллельным выходом логического вычислителя, подключенного i-ым параллельным входом, последовательным входом и последовательным выходом соответственно к входу i-го замыкающего ключа, первому входу первого и выходу n-го элементов И.

На фиг.1 и фиг.2 представлены соответственно схема предлагаемого логического вычислителя и временные диаграммы, поясняющие принцип его работы.

Логический вычислитель содержит n замыкающих ключей 1₁,…,1_n, n размыкающих ключей 2₁,…,2_n, n элементов И 3₁,…,3_n, n элементов ИЛИ 4₁,…,4_n и n D-триггеров 5₁,…,5_n, причем выход элемента первый и второй входы элемента соединены соответственно с первым входом элемента 3_k+1, вторым и первым входами элемента 4_i, выход которого подключен к входу данных D-триггера 5_i, подсоединенного неинвертирующим выходом к входу ключа 2_i, выход которого соединен с выходом ключа 1_i и первым входом элемента 4_i, подсоединенного выходом к i-му параллельному выходу логического вычислителя, i-й параллельный вход, последовательный вход, последовательный выход, первый и второй управляющие входы которого соединены соответственно с входом ключа 1_i, первым входом элемента 3_i, выходом элемента 3_n, входом управления ключей 1_i, 2_i и тактовым входом D-триггера 5_i.

Работа предлагаемого логического вычислителя осуществляется следующим образом. На его первый, второй управляющие входы подаются соответственно импульсные сигналы у₁, у₂∈{0,1} (фиг.2), причем длительность Т^* высокого уровня сигнала у₁ и период Т сигнала у₂ должны удовлетворять условиям Т^*>Δt^* и Т>Δt, где

Δt^*=nΔt_И, Δt=Δt_Tp+nΔt_И, a Δt_Тр и Δt_И есть длительности задержек, вносимых D-триггером и элементом И. Аргументы реализуемых функций - входные двоичные сигналы х₁,…,х_n∈{0,l} либо последовательно подаются согласно фиг.2 на последовательный вход логического вычислителя (при этом на его первом,…, n-ом параллельных входах фиксируется логический «0»), либо параллельно подаются соответственно на первый,…, n-й параллельные входы логического вычислителя (при этом на его последовательном входе фиксируется логическая «1»). Если у₁=1 (y₁=0), то ключ замкнут (разомкнут), а ключ 2_i разомкнут (замкнут). Тогда сигналы на выходах элементов 3_i, 4_i будут определяться рекуррентными выражениями

где есть номер момента времени t_j (фиг.2); V_i0=x_i, W_0j=1 либо V_i0=0, W_0j=x_j. В представленных ниже табл.1 и табл.2 приведены значения выражений (1) при n=4, если соответственно V_i0=х_i, W_0j=1 и V_i0=0, W_0j=x_j.

Таблица 1
W11=x1 V11=1	W21=x1x2	W31=x1x2x3	W41=x1x2x3x4
W12=1 V12=1	V22=1
W13=1 V13=1	W23=1 V23=1	V33=1
W14=1 V14=1	W24=1 V24=1	W34=1 V34=1	V44=1

Таблица 2
W11=0 V11=x1	W12=x1x2
W21=0 V21=0	W22=0 V22=x1x2	W23=x1x2x3
W31=0 V31=0	W32=0 V32=0	W33=0 V33=x1x2x3	W34=x1x2x3x4
W41=0 V41=0	W42=0 V42=0	W43=0 V43=0	W44=0 V44=x1x2x3x4

Таким образом, при V_i0=x_i и W_0j=1 на последовательном выходе предлагаемого логического вычислителя имеем

а при V_i0=0, W_0j=х_j и j=n на его первом, втором,…, n-ом параллельных выходах соответственно имеем

где τ₁,…, τ_n есть простые симметричные булевы функции (см. стр.126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974).

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический вычислитель обладает более широкими по сравнению с прототипом функциональными возможностями, так как обеспечивает реализацию параллельного набора n простых симметричных булевых функций, зависящих от последовательного набора n аргументов - входных двоичных сигналов, либо последовательного набора этих функций, зависящих от параллельного набора указанных аргументов.

Логический вычислитель, предназначенный для реализации n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, содержащий n замыкающих, n размыкающих ключей, n элементов И, n элементов ИЛИ и n D-триггеров, причем первый и второй входы i-го элемента И соединены соответственно с вторым и первым входами n-го элемента ИЛИ, выход i-го замыкающего и выход i-го размыкающего ключей объединены, а их вход управления соединен с первым управляющим входом логического вычислителя, подсоединенного вторым управляющим входом к тактовому входу i-го D-триггера, отличающийся тем, что выход k-го
элемента И и выход i-го элемента ИЛИ подключены соответственно к первому входу (k+1)-го элемента И и входу данных i-го D-триггера, неинвертирующий выход которого соединен с входом i-го размыкающего ключа, подсоединенного выходом к первому входу i-го элемента ИЛИ, выход которого соединен с i-м параллельным выходом логического вычислителя, подключенного i-м параллельным входом, последовательным входом и последовательным выходом соответственно к входу i-го замыкающего ключа, первому входу первого и выходу n-го элементов И.