Многопроцессорный модуль

Изобретение относится к области вычислительной техники и может найти применение в многопроцессорных вычислительных системах. Техническим результатом является создание многопроцессорного модуля, обеспечивающего возможность наращивания вычислительного ресурса системы без привлечения дополнительных аппаратных средств, путем комплексирования модулей, что сокращает аппаратные средства на построение системы и позволяет повысить быстродействие вычислений при решении сильносвязанных задач. Для достижения указанного технического результата в многопроцессорный модуль введены взаимосвязанные между собой блок макропроцессоров (МАП), оперативная память (ОП), представляющая собой блок стандартных ОЗУ, блок контроллеров распределенной памяти (КРП), секционный коммутатор и управляемые буферы. 5 ил.

 

Предлагаемое изобретение относится к области вычислительной техники, а именно цифровой обработке сигналов и изображений, решению задач математической физики, моделированию сложных технических систем и природных явлений, и может найти применение в многопроцессорных вычислительных системах.

Известен ряд многопроцессорных вычислительных систем с распределенной памятью, содержащих процессоры, объединенные некоторой коммутационной средой. Среди них можно указать Intel Paragon, IBM SP1/SP2, Cray T3D/T3E и др.

Различие между ними состоит в используемых процессорах и организации коммутационной среды. В качестве аналога рассмотрим компьютер Cray T3D, являющийся суперкомпьютером с распределенной памятью. В его состав входят два основных компонента: вычислительные узлы и коммутационная сеть. Каждый вычислительный узел компьютера Cray T3D содержит по два независимых процессорных элемента (ПЭ) и сетевой интерфейс. ПЭ, в свою очередь, содержит процессор и локальную память. Локальная память каждого ПЭ является частью физически распределенной, но логически разделяемой общей памяти всего компьютера. Сетевой интерфейс узла связан с соответствующим сетевым маршрутизатором, который является частью коммутационной сети. Коммутационная сеть компьютера Cray T3D образует трехмерную решетку, соединяя сетевые маршрутизаторы узлов в трех пространственных направлениях. Таким образом, каждый узел имеет шесть непосредственных соседей. Связь между двумя смежными узлами реализована с помощью двух однонаправленных каналов передачи данных, что допускает одновременный обмен данными в противоположных направлениях.

Недостатком этого устройства является низкая реальная производительность при решении задач, требующих большого числа междупроцессорных передач данных.

Причины недостатка - во-первых, коммуникационная сеть является неполно доступной, во-вторых, доступ к памяти данных других процессорных элементов осуществляется дольше и более сложным способом, чем к собственной локальной памяти, за счет того, что обращение осуществляется медленной коммутационной системой, в результате время ожидания данных процессорами возрастает, что приводит к рассинхронизации параллельных вычислений процесса, что, в свою очередь, приводит к снижению реальной производительности системы.

Известен параллельный процессор Alice (см. "Вычислительные процессоры и системы." /Под редакцией Г.Н.Марчука. Выпуск 7. - М.: Наука. Главная редакция физико-математической литературы, 1990. - С.64-66), содержащий 16 процессорных элементов и 26 элементов памяти для хранения пакетов информации. Каждый процессорный элемент состоит из пяти транспьютеров (процессоров Т414 фирмы Inmos), два из которых осуществляют интерфейс с коммутационной сетью, принимают и передают пакеты, два других производят обработку пакетов, а пятый используется для хранения и выборки программ, соответствующих функциям обрабатываемых пакетов. Каждый элемент памяти, в свою очередь, состоит из двух транспьютеров и динамической памяти. Один транспьютер осуществляет прием посылок от процессорных элементов, модификацию пакетов в памяти и выборку из нее активных пакетов, а другой передает пакеты в коммутационную сеть.

Недостатком этого устройства является низкое быстродействие на определенном классе задач (при реализации сильносвязанных задач, когда число обменов между процессорными элементами сопоставимо с числом операций, выполняемых в процессорных элементах, реальная производительность параллельного процессора Alice будет существенно ниже пиковой). Кроме того, требуется большой объем оборудования для реализации конвейерного функционирования параллельного процессора.

Причина недостатков состоит в том, что обработка информации в транспьютерах выполняется в параллельном коде, а обмен информацией идет в последовательном коде. Транспьютеры будут находиться в состоянии ожидания данных от других транспьютеров, и чем больше будет степень связанности задачи (отношение пересылок к числу операций), тем ниже реальная производительность.

Более того, понижению быстродействия еще способствует тот факт, что в параллельном процессоре Alice интерфейсы коммутационной сети и памяти реализованы не аппаратно, а программно.

Причина недостатка требуемого большого объема оборудования для организации конвейерной обработки информации состоит в том, что в параллельном процессоре Alice используются стандартные процессорные элементы. Так, в процессорном элементе используется пять транспьютеров и только два из них используются непосредственно для обработки информации.

Наиболее близким к предлагаемому изобретению является «Модуль многопроцессорной системы» (патент на изобретение №2282236, опубл. в Бюл. №23 от 20.08.2006, авторов И.И.Левина и Л.И.Виневской), содержащий информационные входы D₁-D_m, оперативную память, блок контроллеров распределенной памяти, матричный коммутатор, блок макропроцессоров.

Недостатком этого модуля является невозможность использования модуля для объединения в систему без привлечения дополнительных аппаратных средств.

Причина недостатков состоит в том, что матричный коммутатор обеспечивает соединение по полному графу только компонентов модуля. Внешние информационные каналы (входы/выходы) являются однонаправленными, что при объединении модулей в систему требует дополнительных коммутационных устройств.

Задача, на решение которой направлено заявляемое изобретение, заключается в создании многопроцессорного модуля, обеспечивающего возможность наращивания вычислительного ресурса системы без привлечения дополнительных аппаратных средств, путем комплексирования модулей, что сокращает аппаратные средства на построение системы.

Технический результат, достигаемый при осуществлении изобретения, состоит в том, что обеспечивается соединение компонентов модуля как между собой, так и с внешними двунаправленными входами/выходами.

Для достижения указанного технического результата в устройство, содержащее группу макропроцессоров (МАП), группу контроллеров распределенной памяти (КРП), оперативную память (ОП), представляющую собой блок стандартных ОЗУ, причем информационные двунаправленные входы/выходы модуля для связи с ОП соединены соответственно с двунаправленными входами/выходами ОЗУ оперативной памяти и двунаправленными входами/выходами КРП блока контроллеров распределенной памяти, управляющие входы которых соединены с входом управляющего сигнала устройства, управляющие выходы КРП блока контроллеров распределенной памяти соединены соответственно с управляющими входами ОЗУ оперативной памяти, вместо матричного коммутатора введен секционный коммутатор, содержащий четыре секции, для возможности отключения любого выхода в третье состояние, при котором внешний вход/выход работает как вход, введены управляемые буферы, причем первые информационные входы первой, второй и четвертой секций коммутатора соединены соответственно с первыми выходами МАП блока макропроцессоров, первые информационные входы которых соединены соответственно с выходами первой секции коммутатора, выходы второй секции коммутатора соединены с информационными входами КРП блока контроллеров распределенной памяти, информационные выходы которых соединены соответственно со вторыми информационными входами первой, второй и четвертой секций и с информационными входами третьей секции коммутатора, выходы которой соединены соответственно с вторыми входами МАП блока макропроцессоров, вторые выходы которых соединены с выходами устройства, внешние информационные двунаправленные входы/выходы устройства соединены с третьими входами первой, второй и четвертой секций коммутатора, входы управляемых буферов соединены соответственно с информационными выходами четвертой секции, дополнительные выходы которой соединены соответственно с управляющими входами буферов, выходы которых соединены соответственно с внешними информационными двунаправленными входами/выходами.

Причинно-следственная связь между совокупностью существенных признаков заявляемого изобретения и достигаемым техническим результатом заключается в следующем: введение в устройство секционного коммутатора, обеспечивающего прямые пространственные соединения между всеми компонентами модуля и внешними двунаправленными входами/выходами, предназначенными для объединения модулей в систему и введение управляемых буферов, позволяющих объединить внешние входы и выходы в общие информационные двунаправленные каналы, позволяет сократить аппаратные средства на построение системы и повысить быстродействие вычислений при решении сильносвязанных задач за счет более эффективной структурной (аппаратной) реализации крупных математических задач и упростить программирование задач различных проблемных областей, а также уменьшить общее время решения сильносвязанных задач.

Изобретение поясняется чертежами, где на фиг.1 представлена схема многопроцессорного модуля, на фиг.2 - схема первой секции К1 коммутатора, на фиг.3 - схема второй секции К2, на фиг.4 - схема третьей секции К3, на фиг.5 - схема четвертой секции К4 коммутатора.

Многопроцессорный модуль (фиг.1) содержит двунаправленные информационные входы/выходы D₁-D_m+1 - входы поступления информации в оперативную память, оперативную память 1, содержащую группу ОЗУ, блок 2 мультиконтроллеров распределенной памяти (2₁-2_m+1), вход 3 устройства - вход поступления управляющего сигнала PUSK, секционный коммутатор 4, содержащий четыре секции (К1-К4), блок 5 макропроцессоров (5₁-5_m), выходы 6 устройства - выходы отказа OTK1-OTKm блока макропроцессоров, управляемые буферы В₁-B_L, внешние информационные двунаправленные выводы (V₁-V_L) - выводы, обеспечивающие объединение модулей в многопроцессорную вычислительную систему.

Секция К1 коммутатора 4 (фиг.2) содержит блок 7, состоящий из m секций (Sl-Sm) мультиплексоров, каждая из которых содержит q мультиплексоров MX, и блок 8, содержащий m сдвиговых регистров SRG адресов, в каждом из которых содержится q адресов Al-Aq соответственно для q мультиплексоров каждой секции блока 7.

Секция К2 коммутатора 4 (фиг.3) содержит блок 9 мультиплексоров MX и блок 10 регистров RG адресов.

Секция К2 коммутатора 4 (фиг.4) содержит блок 11 мультиплексоров MX и блок 12 регистров RG адресов.

Секция К4 коммутатора 4 (фиг.5) содержит блок 13 мультиплексоров MX, блок 14 регистров RG адресов и сигналов Е управления буферами.

Информационные двунаправленные входы/выходы D_l-D_m+1 модуля (фиг.1) для связи с ОП соединены соответственно с двунаправленными входами/выходами D ОЗУ оперативной памяти 1 и двунаправленными входами/выходами D КРП блока 2 контроллеров распределенной памяти, управляющие входы PUSK которых соединены с входом 3 управляющего сигнала PUSK устройства, управляющие выходы Y_l-Y_m+1 КРП блока 2 контроллеров распределенной памяти соединены соответственно с управляющими входами Y ОЗУ оперативной памяти 1, первые информационные входы D_l-D_m первой К1, второй К2 и четвертой К4 секций коммутатора 4 соединены соответственно с первыми выходами (Z₁-Z_n) МАП блока 5 макропроцессоров, первые информационные входы (X₁-X_q) которых соединены соответственно с выходами Q₁-Q_m первой секции К1 коммутатора 4, выходы Q_l-Q_m второй секции К2 коммутатора 4 соединены с информационными входами D КРП блока 2 контроллеров распределенной памяти, информационные выходы Z которых соединены соответственно со вторыми информационными входами D_m+1-D_2m+1 первой К1, второй К2 и четвертой К4 секций и с информационными входами D₁-D_m+1 третьей секции К3 коммутатора 4, выходы которой соединены соответственно со вторыми входами Коm МАП блока 5 макропроцессоров, вторые выходы OTK1-OTKm которых соединены с выходами устройства, внешние информационные двунаправленные входы/выходы V₁-V_L устройства соединены соответственно с третьими входами первой К1, второй К2 и четвертой К4 секций коммутатора 4, входы управляемых буферов B₁-B_L соединены соответственно с информационными выходами четвертой секции К4, дополнительные выходы E₁-E_L которой соединены соответственно с управляющими входами буферов, выходы которых соединены соответственно с внешними информационными двунаправленными входами/выходами V₁-V_L.

Информационные входы D₁-D_2m+L+1 секции К1 (фиг.2) соединены соответственно с информационными входами каждого мультиплексора MX блока 7 мультиплексоров, входы S адресов которых соединены соответственно с выходами Q регистров SRG блока 8, информационные входы D которых соединены соответственно с входами

D_m+1-D_2m секции К1, вход D_2m+1 которой соединен с входами СЕ управления записью регистров SRG блока 8, выходы Т мультиплексоров MX каждой секции мультиплексоров MX блока 7 соединены соответственно с выходами Q₁-Q_m секции К1.

Информационные входы D₁-D_2m+L+1 секции К2 (фиг.3) соединены соответственно с информационными входами каждого мультиплексора блока 9 мультиплексоров, входы S адресов которых соединены соответственно с выходами Q регистров RG адресов блока 10, информационные входы D которых соединены соответственно с входами D_m+1-D_2m секции К2, вход D_2m+1 которой соединен с входами СЕ управления записью регистров RG блока 10, выходы Q мультиплексоров MX блока 9 мультиплексоров соединены соответственно с выходами Q₁-Q_m секции К2.

Информационные входы D₁-D_m секции К3 (фиг.4) соединены соответственно с информационными входами каждого мультиплексора MX блока 11 мультиплексоров, входы S адресов которых соединены соответственно с выходами Q регистров RG адресов блока 12, информационные входы D каждого из m регистров RG соединены соответственно с информационными входами D₁-D_m секции К3, вход D_m+1 которой соединен с входами СЕ управления записью регистров RG блока 12, выходы Q мультиплексоров MX блока 11 соединены с выходами Q₁-Q_m секции К3.

Информационные входы D₁-D_2m+L+1 секции К4 (фиг.5) соединены соответственно с информационными входами каждого мультиплексора MX блока 13, входы S адресов которых соединены соответственно с выходами Q регистров RG адресов блока 14, информационные входы D которых соединены соответственно с информационными входами D_m+1-D_2m секции К4, вход D_2m+1 которой соединен с входами СЕ управления записью регистров RG блока 14, управляющие выходы Е регистров RG блока 14 соединены соответственно с дополнительными выходами E₁-E_L секции К4, выходы Q мультиплексоров блока 13 соединены соответственно с информационными выходами V₁-V_L секции К4.

Многопроцессорный модуль (фиг.1) включает в себя ОП, содержащую стандартные ОЗУ, m МАП, работающих в формате с плавающей запятой, (m+1) КРП, обеспечивающих передачу данных из/в оперативную память, где m=2÷1024, из которых специальный (m+1)-й КРП используется для обеспечения настройки компонентов модуля, и секционный коммутатор, обеспечивающий соединение по полному графу m макропроцессоров и (m+1) мультиконтроллеров распределенной памяти. Соответственно имеется (m+1) двунаправленных выводов D₁-D_m+1 для связи с ОП и КРП, L внешних информационных двунаправленных входов/выходов V₁-V_L, m выходов отказа ОТК макропроцессоров, вход управляющего сигнала PUSK.

Параллельная программа для модуля многопроцессорной системы представляет собой последовательность кадров. Каждый кадр является программно-неделимой конструкцией и представляет собой совокупность команд макропроцессоров, коммутационных структур, реализованных в секционном коммутаторе и процедур обращения (чтения, записи) к блокам распределенной памяти, реализованных в КРП.

Все устройства системы настраиваются на выполнение нового кадра только тогда, когда все устройства системы завершили процедуры, относящиеся к предыдущему кадру. Выполнение кадров состоит из двух этапов. На первом этапе осуществляется настройка компонентов многопроцессорного модуля на реализацию кадров, на втором - происходит параллельно-конвейерная обработка информационных потоков в соответствии с настроенной вычислительной структурой.

Предварительно в память программ, расположенную в блоках КРП, и в ОП по входам D₁-D_m+1 помещается соответственно программная и числовая информация. Работа модуля начинается с поступления внешнего сигнала PUSK, по которому осуществляется инициализация процедуры обращения в каждом КРП и начинает выполняться начальный оператор программы. Блок КРП выполняет следующие операторы: операторы циклического обращения (чтения, записи), операторы пересчета (модификации) параметров и операторы управления. С помощью оператора чтения команды производится запись (настройка) программной информации компонентов модуля: МАП и секционного коммутатора. При этом каждый контроллер настраивается на выдачу команд по выходам Z. В результате по (m+1) каналам с выходов блока КРП обеспечивается последовательная запись команд в макропроцессоры и секционный коммутатор. С целью обеспечения последовательной записи команд используется специальный (m+1)-й КРП, в формате информации с выхода Z которого содержатся 4 служебных бита, кодировка которых определяет назначение поступающей настроечной информации, а именно: при кодировке Р=0000 - режим работы модуля, при Р=1000 - запись команд в первую секцию К1, Р=0100 - запись команд во вторую секцию К2, Р=0010 - запись команд в третью секцию К3, Р=0001 - запись команд в четвертую секцию К4. Одновременное наличие нескольких единиц запрещено.

Настройка компонентов модуля осуществляется следующим образом. Секция К1 коммутатора (фиг.2) в режиме работы формирует данные на входы МАП в соответствии с заданной структурой задачи. Команды для секции К1 - это адреса операндов, поступающих на входы МАП. Запись адресов в секцию осуществляется на этапе настройки. Адреса со входов D_m+1-D_2m поступают соответственно на информационные входы D каждого сдвигового регистра SRG блока 8, на управляющие входы СЕ которых поступает сигнал разрешения записи со входа D_2m+1 секции с кодировкой Р=1000. За q тактов в каждый сдвиговый регистр SRG будет записано q адресов выбора информации для q мультиплексоров MX каждой секции блока 7. Адреса сохраняются в течение выполнения вычислительной структуры задачи, формируя с выходов MX секции поток данных на МАП.

Секция К2 коммутатора (фиг.3) в режиме работы формирует данные на входы X КРП в соответствии с заданной структурой задачи. Адреса, по которым формируются данные, записываются в секцию в режиме настройки следующим образом. По входам D_m+1-D_2m секции поступают адреса соответственно на информационные входы D регистров RG блока 10. На управляющие входы СЕ поступает сигнал с кодировкой Р=0100 разрешения записи со входа D_2m+1 секции. Запись адресов на этапе настройки выполняется за один такт и сохраняется в течение выполнения вычислительной структуры задачи, формируя с выходов мультиплексоров секции поток данных на входы КРП.

Секция К3 коммутатора (фиг.4) формирует команды на входы Коm МАП в соответствии с заданной структурой задачи. Формирование команд для МАП в режиме настройки осуществляется следующим образом. По входам D₁-D_m секции в течение одного такта поступают адреса соответственно на входы D регистров RG, на управляющие входы СЕ которых со входа D_m+1 поступает сигнал с кодировкой Р=0010 разрешения записи. Далее по входам D₁-D_m секции на входы мультиплексоров MX блока 11 поступают команды для МАП и в соответствии с заданными адресами подаются на выходы Q₁-Q_m секции. Запись в МАП команд осуществляется за один такт при наличии признака записи, хранящегося в старшем бит формата команды.

Секция К4 коммутатора (фиг.5) формирует данные на внешние информационные двунаправленные входы/выходы V₁-V_L в соответствии с вычислительной структурой задачи. Запись адресов Al-Am формирования данных на мультиплексоре MX и управляющих сигналов (E₁-E_L) для управляемых буферов осуществляется на этапе настройки следующим образом. По входам D_m+1-D_2m поступают данные, содержащие адреса А и признаки F. Формат данных по каждому входу D_m+1-D_2m содержит n бит адреса А и один бит признака F. Адреса А и признаки F поступают соответственно на входы D регистров RG блока 14, на входы СЕ разрешения записи которых поступает управляющий сигнал с кодировкой Р=0001 со входа D_2m+1. Запись адресов А и признаков F выполняется за один такт и сохраняется в течение выполнения вычислительной структуры задачи. В режиме работы на мультиплексорах MX блока 13 в соответствии с заданными адресами формируется поток данных на информационные выходы V₁-V_L секции, управляющие сигналы Е поступают на дополнительные выходы E₁-E_L секции 4.

После загрузки команд начинается непосредственно работа модуля. Блок КРП обеспечивает поток данных на входы МАП. Данными для МАП, поступающими через секцию К1 коммутатора, может быть либо информация, считанная из оперативной памяти по двунаправленным информационным каналам D через КРП, либо информация, поступающая с выхода любого МАП, либо информация с внешних информационных двунаправленных входов/выходов V₁-V_L. Кроме того, результаты всех МАП, а также информация с информационных двунаправленных выходов V₁-V_L через секцию К2 секционного коммутатора могут поступать на входы X КРП и далее по двунаправленным каналам D в оперативную память. Сигналы управления Y₁-Y_m мультиконтроллера управляют чтением/записью информации из/в ОП. На внешние информационные двунаправленные входы/выходы V₁-V_L подается информация с выходов МАП и КРП через секцию К4 и управляемые буферы B₁-B_L.

Макропроцессоры в соответствии с поступившими кодами команд настраиваются на структурную реализацию крупных функционально-законченных операций. Структура МАП позволяет реализовать в рамках своей универсальной вычислительной системы различные вычислительные структуры, эффективно реализующие крупные математические операции различных проблемных областей таких, как экспонента, синус, дивергенция, интеграл, фильтр, комплексное умножение, быстрое преобразование Фурье, произведение матриц, решение систем линейных алгебраических уравнений и др.

В случае переполнения разрядной сетки в МАП формируется сигнал отказа ОТК, поступающий на выход модуля.

Блоки заявленного устройства могут быть реализованы средствами вычислительной техники отечественного производства. Так, в модуле используется макропроцессор, описанный в патенте №2210808 на изобретение от 05.01.2001, опубл. в бюллетене №23 от 20.08.2003 г., мультиконтроллер распределенной памяти, описанный в патенте №2210804 от 08.08.2001, опубл. в бюллетене №23 от 20.08.2003 г. Остальные блоки устройства могут быть реализованы на элементах серий отечественного производства, например серии 1594.

Введение в устройство секционного коммутатора, обеспечивающего соединение компонентов модуля как между собой, так и с внешними информационными двунаправленными входами/выходами, позволяет, во-первых, сократить аппаратные средства на построение системы за счет наращивания вычислительного ресурса системы без привлечения дополнительных аппаратных средств, путем комплексирования модулей.

Во-вторых, повысить быстродействие вычислений при решении сильносвязанных задач за счет структурной (аппаратной) реализации крупных математических операций и упростить программирование вычислительно-трудоемких задач различных проблемных областей.

Многопроцессорный модуль, предназначенный для построения многопроцессорных вычислительных систем, содержащий группу макропроцессоров, группу контроллеров распределенной памяти, оперативную память (ОП), представляющую собой блок стандартных ОЗУ, причем информационные двунаправленные входы/выходы модуля для связи с ОП соединены соответственно с двунаправленными входами/выходами ОП и двунаправленными входами/выходами блока контроллеров распределенной памяти (КРП), управляющие входы блока КРП соединены с входом управляющего сигнала модуля, управляющие выходы блока КРП соединены соответственно с управляющими входами ОП, отличающийся тем, что введен секционный коммутатор, содержащий четыре секции, для возможности отключения любого выхода в третье состояние, при котором внешний информационный двунаправленный вход/выход модуля работает как вход, введены управляемые буферы, причем первые информационные входы первой, второй и четвертой секций коммутатора соединены соответственно с первыми выходами блока макропроцессоров (МАП), первые информационные входы блока МАП соединены соответственно с выходами первой секции коммутатора, выходы второй секции коммутатора соединены с информационными входами блока КРП, информационные выходы блока КРП соединены соответственно со вторыми информационными входами первой, второй и четвертой секций и с информационными входами третьей секции коммутатора, выходы которой соединены соответственно с вторыми входами блока МАП, вторые выходы блока МАП соединены с выходами модуля, внешние информационные двунаправленные входы/выходы модуля соединены с третьими входами первой, второй и четвертой секций коммутатора, входы управляемых буферов соединены соответственно с информационными выходами четвертой секции коммутатора, дополнительные выходы которой соединены соответственно с управляющими входами буферов, выходы которых соединены соответственно с внешними информационными двунаправленными входами/выходами модуля.