Запоминающее устройство команд

 

268020

И Е

И 3 О Б Р E T E H H Sl

Сотоэ Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Зависимое от авт. свидетельства ¹

Заявлечо 28.11.1967 (¹ 1137552/18-24) Кл. 42m:, 9/06

21ат, 37 04 с присоединением заявки ¹

Приоритет

Комитет по делам изобретений и открытий при Совете Министров

СССР

МПК G 06f

G llc

УДК

Опубликовано 02.IV.1970. Бюллетень X 13

Дата опубликования описания 30. т П.1970

Авторы тт:тс бретения

А. А. Папернов и О, И. Гаранина

Заявитель

ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО КОМАНД

Данное изобретение относится к цифровым вычислительным машинам.

Известны запоминающие устройства команд, содержащие буферное ц основное запоминающие устройства команд, счетчик команд, регистр команд и датчик управляющих импульсов.

Предлагаемое устройство отличается от известных тем, что оно содержит блок адресации буферного запоминающего устройства команд (БЗУ), состоящий из счетчика, дешифратора, схемы совпадения. схемы сборки и триггера. Вход счетчика соединен с выходом датчика управляющи импульсов, связанным со входом счетчика команд. Выходы младших разрядов счетчика соединены со входами дешифратора, пулевые выходы остальных разрядов — со входами схемы согпадения, à их единичные выходы — со входами схемы сборки.

Выход схемы совпадения соединен с управляющим входом дсшифратора, оба входа триггера — с датчиком управляющих импульсов, единичный выход триггера — со входами схемы совпаденття и схемы сборки, а нулевой вьтход триггера и выход схемы сборки — с цепью устаттовктт в нуль счетчика н с Bbtxojloì счетчика коман l,. Устройство содержит также ряд блоков тГтттксацпп занятости каждой ячейки буферного запоминающего устройства кохтанд. каждый из которых состоит пз трттргера и двух вентилей. Оба выхода триггера соединены со входами вентилей, другие входы вентилей соединены с выходами дешифратора блока адресации буферного запоминающего устройства

5 команд, выход одного из вентилей соединен с шиной считывания соответствующей ячейки

БЗУ команд, а выход другого — с шиной записи в соответствующую ячейку БЗУ команд и со входом счетчика команд. Это позволяет по10 высить быстродействие цифровой вычислительной машины.

Предложенное устройство предназначено для решения следующих задач: а) в процессе первого прохождения цикли15 ческого участка программы команды должны переписываться из основного запоминающего устройства в буферттое, а прн повторных обращениях к этохтх у тастк программы — выбираться из буферного запоминающего устрой20 ства; б) указанные функции должны выполняться и при сложной внутренней стрсктуре циклического участка, когда последний содержит безусловные и условные переходы внутри цикла и

25 внутренние циклы; г) когда цпклпчест ий участок программы больттте буферного запохтттттатотцего устройства ком",нд, в пего должна записываться такая часть програхтхтьт, которая в него умещается. и

30 эта часть должна считывцться из него при

268020 каждом повторном обращении к циклу.

Команды, входящие в цикл, но не помещающиеся в буферное запоминающее устройство, естественно, должны выбираться из основного запоминающего устройства.

Предлагаемая структура запоминающего устройства команд изображена на чертеже с некоторыми упрощениями, т. е. некоторые управляющие импульсы во избежание загромождения схемы не показаны.

Устройство содержит датчик 1 управляющих импульсов, буферное запоминающее уcTройство команд 2, состоящее из 2" ячеек, основное запоминающее устройство команд 3, блок 4 выборки команд из основного заноми. нающего устройства, блок 5 адресации ячеек буферного запоминающего устройства и ряд блоков б фиксации занятости ячеек буферного запоминающего устройства, количество которых равно количеству его ячеек. Блок выбор. ки команд из ОЗУ содержит счетчик 7 н регистр 8. Счетчик обычным образом связан с основным запоминающим устройством 8 и датчиком 1 управляющих импульсов, регистр команд также обычным образом связан с датчиком управляющих импульсов и запоминающими устройствами.

Блок 5 адресации буферного запоминающего устройства содержит счетчик 9, схему совпадения 10, схему сборки 11 и триггер цикла 12.

Счетчик буферного запоминающего устройства имеет и+ т разрядов, где п — ко,личество младших разрядов, необходимое для непосредственной адресации буферного запоминающего устройства, а т — дополнительное количество старших разрядов, рассчитанных на максимальный размер выделяемых циклов. и младших разрядов связано с дешифратором 18, имеющим 2" выходов. Схема совпадения 10, связанная с нулевыми выходами m дополнительных разрядов счетчика 9, вырабатывает сигнал, если все дополнительные разряды имеют нулевое значение. Схема сборки 11, связанная с единичными выходамн т дополнительных разрядов, вырабатывает сигнал, если в каком-либо из дополнительных разрядов находится хотя бы одна единица.

Сигнал, вырабатываемый схемой сборки, представляет собой инверсию по отношению к сигналу, вырабатываемому схемой совпадения.

Триггер цикла 12 устанавливается в единицу при входе ЦВМ в режим цикла. Единичный выход триггера цикла связан со схемой сборки и со схемой совпадения, нулевой выход— с цепью установки на нуль счетчика 9 и триггеров в блоке б фиксации занятости ячеек

БЗУ.

Блок б содержит триггер 14 с двумя вентилями на выходе. Вентиль 15 связан с нулевым выходом триггера, с дешифратором 18 блока 5 адресации БЗУ и с шиной записи в буферное запоминающее устройство 2, с датчиком управляющих импульсов, с цепью установки в единицу триггера 14 и с управляющим входом счетчика команд. Вентиль lб связан с дешнф5

65 ратором 13, с единичным выходом триггера 14 и с шиной считывания нз буферного запоминающего устройства 2.

Структура команд предлагаемого устройства имеет следующие особенности: а) циклическая часть программы отмечена специальными командами, записываемыми в программу перед первой командой цикла н после его завершающей команды; б) все переходы, пе являющиеся ооращением к подпрограмме,— относительны, т. е. в командах указывается не абсолютный адрес команды, а приращение адреса.

В момент входа в циклический участок программы командой «Начало цикла» счетчик 9 и все триггеры 14 в блоках фиксации занятости ячеек БЗУ устанавливаются в нуль, а триггер цикла для перехода на специальный режим работы ЦВМ вЂ” режим цикла — в единицу. При переходе внутри цикла от одной команды к другой к счетчику 7 команд и счетчику 9 добавляется либо единица либо, при исполнении команд условного и безусловного перехода,— одна и та же константа, для чего оба счетчика выполнены как сумматоры. В цикле обращение за очередной командой происходит по счетчику. 9 — импульсом с шины дешифратора 18 с помощью вентилей 15» 16 опрашивается состояние выбранной согласно коду на счетчике 9 ячейки устройства 2. В результаге проверки вырабатывается один из других сигналов: а) ячейка ЬЗУ содержит команду, триггер 14 установлен в единицу. В этом случае команда считывается через вентиль lб, соединенный с шиной считывания из ячейки БЗУ на регистр 8 команд; б) ячейка БЗУ не содержит команды, триггер 14 установлен в нуль. Этот случай встречается при первом прохождении по циклическому участку программы. В момент проверки запись в БЗУ стандартным образом блокируется, Команда выбирается из ОЗУ по счетчику 7 команд, записывается на регистр 8, а затем вновь происходит обращение к этой ячейке

БЗУ. Команда с регистра команд переписывается в ячейку БЗУ, для чего импульсом с дешифратора через вентиль 15 возбуждается соответствующая шина записи в БЗУ, а триггер 14 устанавливается в единицу. Если циклическая часть программы имеет сложную внутреннюю структуру, т. е. содержит условные и безусловные переходы и внутренние циклы, она необязательно переписывается в БЗУ при первом же обращении к этому участку. После первого исполнения циклической части программы в БЗУ могут остаться незаполненными отдельные участки, соответствующие некоторым ветвям программы. Эти участки заполняются прн первом же обращении к данной ветви. Для эффективного использования ЬЗУ в случае, когда циклическая часть программы не уменьшается в БЗУ, к счетчику 9 добавлено т старших разрядов. Случай, 268020 да количество команд в цикле не превы.т размера ЬЗУ, выявляется схемой 10 совения нулей всех дополнительных разрядов. ращение БЗУ в этом случае происходит по дшим "разрядам счетчика с помощью дерратора 18, управляемого импульсом с выа схемы совпадения. При выходе за раз БЗУ (при этом появляется единица хотя в одном из дополнительных разрядов счета) запись команд в БЗУ и считывание из о блокируются. Этот случай выявляется мой сборки 11, связанной с единичными вы,ами m дополнительных разрядов счетчи9. Импульсом с выхода этой схемы управтся выборка команды из ОЗУ. После возщения к началу цикла для повторного ис нения нули в дополнительных разрядах тчика восстанавливаются, и команды на ьного участка программы, равного по своей не объему БЗУ, выбираются из БЗУ. При

<оде из цикла режим цикла сбрасывается, :ггер 12 устанавливается в нуль.

Предмет изобретения

1апоминающее устройство команд, содержае буферное и основное запоминающие уст ства команд, счетчик команд, регистр, апд и датчик управляющих импульсов, от аюи ееся тем, что, с целью повышения быодсйствия цифровой вычислительной маши, опо содержит блок адресации буферного запоминающего устройства (БЗУ), состоящий из счетчика, дешифратора, схемы совпадения, схемы сборки и триггера, причем вход счетчшса соединен с выходом датчика управляющих импульсов, связанным со входом счетчика команд, выходы младших разрядов счетчика соединены со входамп дешифратора, нулевые выходы остальных разрядов соединены со входами схемы совпадения, а их единичные выхо10 ды соединены со входами схемы сборки, выход схемы совпадения соединен с управляющим входом дешифратора, оба входа триггера соединены с датчиком управляющих импульсов, единичный выход триггера соединен со

15 входами схемы совпадения и схемы сборки, а нулевой выход триггера и выход схемы сборки соединены с цепью установки в нуль счетчика и с выходом счетчика команд, ряд блоков фиксации занятости каждой ячейки буферно20 го запоминающего устройства команд, каждый из которых состоит из триггера и двух вентилей, причем оба выхода триггера соединены со входами вентилей. другие входы вентилей соединены с выходами дешпфратора блока

25 адресации буферного запоминающего устройства команд, выход одного из вентилеи соединен с шиной считывания соответствующей ячейки БЗУ команд, а выход другого вентиля соединен с шиной записи в соответствующую

30 ячейку БЗУ команд и со входом счетчика команд.

268020

Составитель Богатырев

1 едактор Б. Б. Федотов Тскрсд T. П. Курилко Корректор Л. И. Гаврилова

Заказ 1888/4 Тпржк 480 Подписное

IIIlIII1HFI Коти тета по дслаги изобретений и открытий при Совете Министров СССР

Москва Ж-З5, Раушская паб., д. 4!5

Типография.. пр. Сапупоза, 2