Контролируемое устройство хранения и передачи информации



Контролируемое устройство хранения и передачи информации
Контролируемое устройство хранения и передачи информации

 


Владельцы патента RU 2618388:

Межрегиональное общественное учреждение "Институт инженерной физики" (RU)

Изобретение относится к вычислительной технике, а именно к средствам хранения и передачи информации. Технический результат заключается в повышении достоверности функционирования устройства хранения и передачи информации путем обнаружения одиночных и двойных ошибок. Устройство содержит: узел памяти, входной блок кодирования, выходной блок кодирования, блок выявления ошибки, блок элементов И, элемент И, блок элементов ИЛИ. 1 ил.

 

Контролируемое устройство хранения и передачи информации относится к вычислительной технике и может быть использовано для повышения достоверности функционирования работы устройств хранения и передачи информации.

Известно устройство памяти с контролем на четность [1], содержащее узел памяти, входной блок формирования дополнительного разряда проверки на четность, выходной блок формирования дополнительного разряда проверки на четность, элемент неравнозначности, информационные входы устройства подключены к узлу памяти и к входам входного блока формирования дополнительного разряда проверки на четность, выходы узла памяти являются информационными выходами устройства и подключены к входам выходного блока формирования дополнительного разряда проверки на четность, выход которого подключен к первому входу элемента неравнозначности, второй вход элемента неравнозначности соединен с выходом входного блока формирования дополнительного разряда проверки на четность, и с его выхода снимается сигнал при возникновении ошибки.

Недостатком устройства является низкая достоверность функционирования устройства, так как обнаруживаются только одиночные (нечетные) ошибки, т.е. обнаруживается 50% возможных ошибок.

Наиболее близким по техническому решению является устройство памяти с обнаружением двойных ошибок [2], содержащее узел памяти, входной блок кодирования, формирующий значения контрольных разрядов r1 и r2 путем сложения по модулю 2 информационных символов x1, x2, x3, y1, y2, y3, поступающих на входы входного блока кодирования, в соответствии с правилом: r1=x1⊕x2⊕y1⊕y2; r2=x2⊕x3⊕y2⊕y3, выходной блок кодирования, формирующий значения проверочных контрольных разрядов r1П, r2П путем сложения по модулю 2 информационных символов x1C, x2C, x3c, у1С, y2C, y3C, поступающих на входы выходного блока кодирования и полученных при считывании информации с информационных выходов узла памяти в соответствии с правилом: r1П=х1С⊕x2C⊕у1С⊕y2C; r2П=x2C⊕x3C⊕y2C⊕y3C, блок выявления ошибки, блок элементов И, элемент И, блок элементов ИЛИ, вход установки устройства в нулевое состояние, вход записи, вход считывания, адресные входы, информационные входы, вход синхронизации, информационные выходы, выход сигнала при возникновении ошибки, вход установки в нулевое состояние, вход записи, вход считывания, адресные входы, информационные входы, вход синхронизации подключены соответственно к первому, второму, третьему и четвертому, пятому и шестому входам узла памяти, информационные выходы узла памяти подключены к входам выходного блока кодирования и к первым входам блока элементов И, выходы выходного блока кодирования подключены к первым входам блока выявления ошибки, вторые входы которого подключены к выходам контрольных разрядов узла памяти, а выходы подключены к входам блока элементов ИЛИ, выход которого подключен к первому входу элемента И, второй вход блока элементов И и второй вход элемента И подключены к входу синхронизации, выходы первого блока элементов И являются информационными выходами устройства, выход элемента И является выходом сигнала "Ошибка".

Недостатком устройства является низкая обнаруживающая способность двойных ошибок.

Целью изобретения является повышение достоверности функционирования устройства за счет обнаружения 100% одиночных ошибок и 99% двойных ошибок при минимальной информационной избыточности.

Поставленная цель достигается тем, что устройство, содержащее узел памяти, входной блок кодирования, формирующий значения контрольных разрядов r1 и r2, выходной блок кодирования, формирующий значения проверочных контрольных разрядов r1p, r2p, блок выявления ошибки, блок элементов ИЛИ, блок элементов И, элемент И, вход установки устройства в нулевое состояние, вход записи, вход считывания, адресные входы, информационные входы, вход синхронизации, выход сигнала при возникновении ошибки, вход установки в нулевое состояние, вход записи, вход считывания, адресные входы, информационные входы, вход синхронизации подключены соответственно к первому, второму, третьему и четвертому, пятому входам узла памяти, информационные входы подключены к шестым входам узла памяти и к входам входного кодирующего устройства, выходы которого подключены к седьмым входам узла памяти, информационные выходы узла памяти подключены к входам выходного блока кодирования и к первым входам блока элементов И, выходы выходного блока кодирования подключены к первым входам блока выявления ошибки, вторые входы которого подключены к выходам контрольных разрядов узла памяти, а выходы подключены к входам блока элементов ИЛИ, выход которого подключен к первому входу элемента И, второй вход блока элементов И и второй вход элемента И подключены к входу синхронизации, выходы первого блока элементов И являются информационными выходами устройства, выход элемента И является выходом сигнала "Ошибка", отличается тем, что дополнительно содержит третий выход r3 первого блока кодирования и третий выход r3p выходного блока кодирования, третий выход r3 первого блока кодирования подключен к восьмому входу узла памяти, третий выход r3p выходного блока 3 кодирования подключен к третьему входу блока 4 выявления ошибки, четвертый вход которого подключен к третьему выходу r3S узла 1 памяти, причем входной блок кодирования формирует значение контрольного разряда r1 путем сложения по модулю 2 информационных символов y1, y2, y3, y4, y5, y6, у7, у8, y9, y10, y11, y12, поступающих на его входы, в соответствии с правилом: r1=y3⊕y4⊕y5⊕y6⊕y9⊕y10⊕y11⊕y12, значение контрольного разряда r2 - путем сложения по модулю 2 информационных символов y1, y2, y3, y4, y5, y6, y7, y8, y9, y10, y11, y12, поступающих на его входы, в соответствии с правилом: r2=y3⊕y6⊕y7⊕y8⊕y9⊕y10⊕y11⊕y12, значение контрольного разряда r3 - путем сложения по модулю 2 информационных символов y1, y2, y3, y4, y5, y6, y7, y8, y9, y10, y11, y12, поступающих на его входы, в соответствии с правилом: r3=y1⊕y2⊕y4⊕y5⊕y7⊕y8⊕y10⊕y11, выходной блок кодирования, формирующий значения проверочных контрольных разрядов r1p, r2p, r3p, путем сложения по модулю 2 информационных символов y1p, y2p, y3p, y4p, y5p, y6p, y7p, y8p, y9p, y10p, y11p, y12p, поступающих на его входы при считывании информации с информационных выходов узла памяти, в соответствии с правилом: r1p=y3p⊕y4p⊕y5p⊕y6p⊕y9p⊕y10p⊕y11p⊕y12p; r2p=y3p⊕у⊕у⊕у⊕y9p⊕y10p⊕y11p⊕y12p; r3p=y1p⊕y2p⊕y4p⊕y5p⊕y7p⊕y8p⊕y10p⊕y11p, блок выявления ошибки осуществляет поразрядное сложение по mod2 значений контрольных разрядов r1S, r2S и r3S, считываемых со вторых выходов узла 1 памяти, соответственно с значениями контрольных разрядов r1p, r2p, r3p, сформированных на выходах выходного блока 3 кодирования. На фиг. 1 представлена блок-схема устройства. Контролируемое устройство хранения и передачи информации содержит: узел 1 памяти, входной блок 2 кодирования, выходной блок 3 кодирования, блок 4 выявления ошибки, блок 5 элементов И, элемент 6 И, блок 7 элементов ИЛИ, вход 8 установки в нулевое состояние, вход 9 записи, вход 10 считывания, адресные входы 11, информационные входы 12, вход 13 синхронизации, информационные выходы 14, выход 15 "Ошибка".

Вход 8 установки в нулевое состояние, вход 9 записи, вход 10 считывания, адресные входы 11, вход 13 синхронизации подключены соответственно к первому, второму, третьему и четвертому, пятому входам узла 1 памяти, информационные входы 12 подключены к шестому входу узла 1 памяти и к входам входного блока 2 кодирования, выходы которого подключены к седьмым входам узла 1 памяти, информационные выходы узла 1 памяти подключены к входам выходного блока 3 кодирования и к первым входам блока 5 элементов И, выходы выходного блока 3 кодирования подключены к первым входам блока 4 выявления ошибки, вторые входы которого подключены к выходам хранения контрольных разрядов узла 1 памяти, а выходы подключены к входам блока 7 элементов ИЛИ, выход которого подключен к первому входу элемента 6 И, второй вход блока 5 элементов И и второй вход элемента 6 И подключены к входу 13 синхронизации, выходы 14 первого блока 5 элементов И являются информационными выходами устройства, выход 15 элемента 6 И является выходом сигнала "Ошибка", отличается тем, что дополнительно содержит третий выход г3 входного блока 2 кодирования и третий выход r3p выходного блока 3 кодирования, третий выход r3 входного блока 2 кодирования подключен к восьмому входу узла 1 памяти, третий выход r3p выходного блока 3 кодирования подключен к третьему входу блока 4 выявления ошибки, четвертый вход которого подключен к третьему выходу r3S узла 1 памяти, причем входной блок 2 кодирования формирует значение контрольного разряда r1 путем сложения по модулю 2 информационных символов y1, y2, y3, y4, y5, y6, y7, y8, y9, y10, y11, y12, поступающих на его входы, в соответствии с правилом: r1=y3⊕y4⊕y5⊕y6⊕y9⊕y10⊕y11⊕y12, значение контрольного разряда r2 - путем сложения по модулю 2 информационных символов y1, y2, y3, y4, y5, y6, y7, y8, y9, y10, y11, y12, поступающих на его входы, в соответствии с правилом: r2=y3⊕y6⊕y7⊕y8⊕y9⊕y10⊕y11⊕y12, значение контрольного разряда r3 - путем сложения по модулю 2 информационных символов y1, y2, y3, y4, y5, y6, y7, y8, y9, y10, y11, y12, поступающих на его входы, в соответствии с правилом: r3=y1⊕y2⊕y4⊕y5⊕у7⊕у8⊕y10⊕y11, выходной блок 3 кодирования, формирующий значения проверочных контрольных разрядов r1p, r2p, r3p, путем сложения по модулю 2 информационных символов y1p, y2p, y3p, y4p, y5p, y6p, y7p, y8p, y9p, y10p, y11p, y12p, поступающих на его входы при считывании информации с информационных выходов узла 1 памяти, в соответствии с правилом: r1p=y3p⊕y4p⊕y5p⊕y6p⊕y9p⊕y10p⊕y11p⊕y12p; r2p⊕у⊕у⊕у⊕y9p⊕y10p⊕y11p⊕y12p; r3p=y1p⊕y2p⊕y4p⊕y5p⊕y7p⊕y8p⊕y10p⊕y11p, блок 4 выявления ошибки осуществляет поразрядное сложение по mod2 значений контрольных разрядов r1S, r2S и r3S, считываемых с вторых выходов узла 1 памяти, соответственно с значениями контрольных разрядов r1p, r2p, r3p, сформированных на выходах выходного блока 3 кодирования.

Узел 1 памяти, в данном случае, представляет собой статическое полупроводниковое оперативное устройство памяти и предназначен для хранения кодовых слов: YК=y1y2y3y4y5y6y7y8y9, y10y11y12r1r2r3, полученных при кодировании исходной информации.

Входной блок 2 кодирования предназначен для формирования значений контрольных разрядов r1, r2, r3 путем сложения по mod2 информационных символов в соответствии с правилом:

r13⊕y4⊕y5⊕y6⊕y9⊕y10⊕y11⊕y12;

r2=y3⊕y6⊕y7⊕y8⊕y9⊕y10⊕y11⊕y12;

r3=y1⊕y2⊕y4⊕y5⊕y7⊕y8⊕y10⊕y11.

Выходной блок 3 кодирования предназначен для формирования значений проверочных контрольных разрядов r1p, r2p, r3p путем сложения по mod2 информационных символов, полученных при считывании информации с узла 1 памяти в соответствии с правилом:

r1p=y3p⊕y4p⊕y5p⊕y6p⊕y9p⊕y10p⊕y11p⊕y12p;

r2p=y3p⊕y6p⊕y7p⊕y8p⊕y9p⊕y10p⊕y11p⊕y12p;

r3p=y1p⊕y2p⊕y4p⊕y5p⊕y7p⊕y8p⊕y10p⊕y11p.

Блок 4 выявления ошибки предназначен для обнаружения ошибки в кодовом слове при считывании информации с узла 1 памяти путем сложения по mod2 значений контрольных разрядов r1S, r2S и r3S, считываемых с вторых выходов узла 1 памяти, соответственно с значениями контрольных разрядов r1p, r2p и r3p, сформированных на выходах выходного блока 3 кодирования:

λ1=r1S⊕r1p;

λ2=r2S⊕r2p;

λ3=r3S⊕r3p.

Нулевой результат суммы свидетельствует об отсутствии ошибки и ее наличии в противном случае.

Выходы λ1, λ2 и λ3 блока 4 выявления ошибки объединены в один выход первым элементом 7 ИЛИ, значение сигнала на данном выходе поступает на первый вход элемента 6 И.

Считывание выходной информации с выходов 14 устройства проводится при поступлении сигнала с входа 13 синхронизации на второй вход блока 5 элементов И и второй вход элемента 6 И.

Устройство работает следующим образом. Перед началом работы устройства на вход 8 "Установки в нулевое состояние" подается единичный сигнал, который переводит узел 1 памяти в нулевое состояние.

При записи информации в узел 1 памяти, подается единичный сигнал на вход 9 записи, адресные входы 11 и информационные входы 12.

Например, на информационные входы поступает двенадцатиразрядное слово, имеющее в своих разрядах следующие значения: 110 001 101 111.

Входной блок 2 кодирования сформирует значения контрольных разрядов:

В результате имеем кодовое слово: Ук=110 001 101 111 101 (последние три разряда являются контрольными разрядами), которое записывается в узле 1 памяти.

При считывании информации с узла 1 памяти второй блок 3 кодирования относительно принятой информации сформирует значения контрольных разрядов: Rp={r1p, r2p, r3p}={101}.

Если ошибок нет, то имеем результат: R=(101), Rp=(101), RS=(101), λ=(000).

Пусть, произошла одиночная ошибка в первом информационном разряде: 0* 10 001 1 01 111 101.

На выходе второго блока 3 кодирования имеем результат: Rp=(100), а со вторых выходов узла 1 памяти считываются значения переданных контрольных разрядов RS=(101).

В этом случае сигналы на выходе блока 4 выявления ошибки принимают значение: λ=(001).

Соответственно на выходе блока 5 ИЛИ появится единичное значение сигнала, которое при поступлении сигнала со входа 13 синхронизации поступит на вход элемента 6 И, на выходе которого появится значение сигнала "Ошибка".

Аналогичным образом устройство работает при возникновении двойных ошибок.

ИСТОЧНИКИ ИНФОРМАЦИИ

1. Щербаков Н.С. Достоверность работы цифровых устройств. М.: Машиностроение, 1989, 224 с.

2. Патент на изобретение №2403615 "Устройство хранения и передачи информации с обнаружением двойных ошибок" / Павлов А.А., Царьков А.Н. и др. от 27.01.2009 г.

Контролируемое устройство хранения и передачи информации, содержащее узел памяти, входной блок кодирования, формирующий значения контрольных разрядов r1 и r2, выходной блок кодирования, формирующий значения проверочных контрольных разрядов r1p, r2p, блок выявления ошибки, блок элементов ИЛИ, блок элементов И, элемент И, вход установки устройства в нулевое состояние, вход записи, вход считывания, адресные входы, вход синхронизации, информационные выходы, выход сигнала при возникновении ошибки, вход установки в нулевое состояние, вход записи, вход считывании, адресные входы, информационные входы и вход синхронизации подключены соответственно к первому, второму, третьему, четвертому пятому входам узла памяти, информационные входы подключены к шестым входам узла памяти и к входам входного блока кодирования, выходы которого подключены к седьмым входам узла памяти, информационные выходы узла памяти подключены к входам выходного блока кодирования и к первым входам блока элементов И, выходы выходного блока кодирования подключены к первым входам блока выявления ошибки, вторые входы которого подключены к выходам контрольных разрядов узла памяти, а выходы подключены к входам блока элементов ИЛИ, выход которого подключен к первому входу элемента И, второй вход блока элементов И и второй вход элемента И подключены к входу синхронизации, выходы первого блока элементов И являются информационными выходами устройства, выход элемента И является выходом сигнала "Ошибка", отличающееся тем, что дополнительно содержит третий выход r3 входного блока кодирования и третий выход r3p выходного блока кодирования, третий выход r3 входного блока кодирования подключен к восьмому входу узла памяти, а третий выход r3p выходного блока 3 кодирования подключен к третьему входу блока 4 выявления ошибки, четвертый вход которого подключен к третьему выходу r3S узла 1 памяти, причем входной блок кодирования формирует значение контрольного разряда r1 путем сложения по модулю 2 информационных символов , , , , поступающих на его входы, в соответствии с правилом: r1=y3⊕y4⊕y5⊕y6⊕y9⊕y10⊕y11⊕y12, значение контрольного разряда r2 формируется путем сложения по модулю 2 информационных символов , , , , поступающих на его входы, в соответствии с правилом: r23⊕у6⊕у7⊕y8⊕y9⊕y10⊕y11⊕у12, значение контрольного разряда r3 формируется путем сложения по модулю 2 информационных символов , , , , поступающих на его входы в соответствии с правилом: r3=y1⊕у2⊕у4⊕у5⊕у7⊕у8⊕y10⊕y11, выходной блок кодирования, формирующий значения проверочных контрольных разрядов r1p, r2p, r3p, путем сложения по модулю 2 информационных символов , , , , поступающих на его входы при считывании информации с информационных выходов узла памяти, в соответствии с правилом: r1p=y3p⊕y4p⊕y5p⊕y6p⊕y9p⊕y10p⊕y11p⊕y12p; r2p⊕у⊕у⊕y8p⊕y9p⊕y10p⊕y11p⊕y12p; r3p=y1p⊕y2p⊕y4p⊕y5p⊕y7p⊕y8p⊕y10p⊕y11p, блок выявления ошибки осуществляет поразрядное сложение по mod2 значений контрольных разрядов r1S, r2S и r3S, считываемых с вторых выходов узла 1 памяти, соответственно с значениями контрольных разрядов r1p, r2p, r3p, сформированных на выходах выходного блока 3 кодирования.



 

Похожие патенты:

Группа изобретений относится к полупроводниковым запоминающим устройствам. Техническим результатом является увеличение скорости работы запоминающего устройства.

Изобретение относится к области вычислительной техники. Технический результат - повышение помехоустойчивости многовходового логического элемента при воздействии одиночной ядерной частицы.

Изобретение относится к области подготовки, хранения и передачи оперативно-командной информации в комплексах телекодового управления. Технический результат заключается в повышении надежности, достоверности и информационной безопасности передачи информации.

Изобретение относится к вычислительной технике и может быть использовано для повышения достоверности функционирования работы, устройств хранения и передачи информации.

Изобретение относится к вычислительной технике. Технический результат заключается в увеличении общего технического ресурса памяти.

Изобретение относится к вычислительной технике. Технический результат заключается в сокращении информационной и аппаратурной избыточности за счет использования линейного кода.

Изобретение относится к вычислительной технике, а именно к электронной памяти. .

Изобретение относится к компьютерной технике и может быть использовано для адаптации ширин импульсов словарной шины в запоминающих системах. .

Изобретение относится к вычислительной технике. .

Изобретение относится к области вычислительной техники и может быть использовано для повышения отказоустойчивости и достоверности функционирования устройств хранения и передачи информации.
Наверх