Способ формирования локальной захороненной диэлектрической области изоляции активной части транзисторов с трехмерной структурой затвора (finfet)

Изобретение относится к области твердотельной электроники, в частности способам формирования изоляции активной части полевых транзисторов с трехмерной структурой затвора (FinFET). Сущностью изобретения является способ формирования захороненной диэлектрической области изоляции активной части FinFET от подложки, характеризующейся тем, что область изоляции локализована в ограниченном объеме тела транзистора, позволяя конструкции обладать высокой механической прочностью. Изобретение обеспечивает подавление тока утечки смыкания областей пространственного заряда стока и истока. 6 ил.

 

Область техники

Изобретение относится к области твердотельной электроники, в частности к способам формирования изоляции активной части полевых транзисторов с трехмерной структурой затвора (FinFET).

Уровень техники

При проектировании современных СБИС на основе FinFET предъявляются требования по минимизации энергопотребления. Статическая составляющая энергопотребления, в первую очередь, определяется значением тока утечки смыкания областей пространственного заряда (ОПЗ) стока и истока FinFET, протекающего в подзатворной области. Существует два подхода компенсации или полного подавления данного типа тока утечки: (1) формирование высоколегированной области на пути распространения ОПЗ стока и истока, что приводит к уменьшению размера ОПЗ и предотвращает их смыкание и (2) формирование изоляции между активной областью транзистора и подложкой.

Из предшествующего уровня техники известен способ изоляции, заключающийся в формировании области высокой концентрации примесных атомов, локализованной в плоскости основания тела транзистора FinFET (US 20110169101 A1 «Fin Field Effect Transistor (FINFET)», Taiwan Semiconductor Manufacturing Co Ltd (TSMC), заявлен 16 сентября 2008 года и опубликован 10 сентября 2009 года). Недостатком данного метода являются высокие производственные затраты, обусловленные неизбежной интеграцией целого ряда сопутствующих технологических операций в маршрут изготовления КМОП СБИС.

Также известен способ изоляции активной области транзистора посредством использования КНИ пластин (US 6413802 B1 «Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture», University of California, заявлен 23 октября 2000 года и опубликован 2 июля 2002 года). Изолирующей областью в данном методе является сплошной слой захороненного диэлектрика, формируемого на этапе изготовления КНИ пластин. К недостаткам данного метода относятся высокая стоимость КНИ пластин, а также низкая эффективность отвода тепла от активной области транзистора.

Кроме того, известен способ локального окисления Si основания тела FinFET сквозь прилегающие участки щелевой изоляции (US 9349658 B1 «Methods of forming fin isolation regions on finFET semiconductor devices using an oxidation-blocking layer of material)), GlobalFoundries Inc International Business Machines Corp, заявлен 29 января 2015 года и опубликован 25 мая 2016 года). В данном способе формирование локальной изолирующей области происходит за счет перекрытия встречно направленных фронтов окисления противоположных граней основания тела транзистора. Недостатками метода являются высокий температурный режим процесса окисления, что приводит к появлению статических неконтролируемых механических напряжений в конструкции транзистора, а также «клювообразного)) вида границы раздела активной части тела транзистора с изолирующей областью, приводящего к увеличению тока утечки и повышению тепловыделения.

Наиболее близким по техническому решению, принятому за прототип, является способ формирования диэлектрической области изоляции активной части FinFET с использованием жертвенного слоя (US 9041062 B2 «Silicon-on-nothing FinFETs», International Business Machines Corp, заявлен 19 сентября 2013 года и опубликован 26 мая 2015 года). Жертвенный слой в данном методе входит в состав структуры тела транзистора и состоит из материала, имеющего высокую селективность травления по отношению к материалу активной части транзистора и подложки, что позволяет прецизионно удалить жертвенный слой и сформировать на его месте изоляционную область. К недостаткам метода относится необходимость предварительного формирования гетероструктуры на исходной подложке, что ввиду различий постоянных решетки материалов гетероструктуры будет приводить к появлению в активной части тела транзистора механических напряжений или дефектов, например в виде прорастающих дислокаций, и, как следствие, деградации характеристик транзистора. Кроме того, недостатком метода является интеграция в маршрут изготовления транзисторной структуры группы процессов по созданию и удалению фиктивного затвора, обеспечивающего механическую поддержку активной части тела транзистора при удалении жертвенного слоя.

Раскрытие изобретения

Задачей предполагаемого изобретения является формирование изоляции активной части полевых транзисторов с трехмерной структурой затвора (FinFET) с целью подавления тока утечки смыкания ОПЗ стока и истока. В качестве решения данной задачи предложен способ формирования локальной захороненной диэлектрической области изоляции активной части транзисторов с трехмерной структурой затвора (FinFET), включающий в себя изготовление тела транзистора на поверхности полупроводниковой подложки, формирование полости между активной частью тела транзистора и подложкой, а также заполнение сформированной полости диэлектрическим материалом, отличающийся от прототипа тем, что тело транзистора изготавливается на подложке, не имеющей скрытых слоев, расположение полости между активной частью тела транзистора и подложкой пространственно локализовано на ограниченном участке в продольном направлении основания тела транзистора, предлагается иная совокупность и последовательность выполнения операций: формирование слоя жесткой маски на поверхности подложки; группа процессов формирования активной части тела транзистора; конформное осаждение диэлектрического слоя по всей поверхности подложки; анизотропное травление диэлектрического слоя преимущественно в направлении плоскости подложки (создание спейсеров); формирование основания тела транзистора путем травления материала подложки по жесткой маске; вскрытие окон на боковой поверхности основания тела транзистора в процессе литографии; сквозное травление материала основания тела транзистора сквозь вскрытые окна; заполнение образованной полости диэлектрическим материалом.

Жесткая маска несет функцию защиты поверхности активной части тела транзистора, но одновременно данный слой может служить и стоппером в процессе химико-механической планаризации на дальнейших стадиях формирования транзисторной структуры. Как правило, в технологии микроэлектроники в качестве такого слоя используется Si3N4, имеющий в качестве подслоя SiO2. Однако допускается использование и других диэлектрических материалов.

Группа процессов формирования активной части тела транзистора включает в себя операцию фотолитографии, выполненную в соответствии с LELE, SADP или любой другой методикой создания топологического рисунка, а также операцию сухого травления материала подложки по жесткой маске на глубину H+W, где Н - значение высоты активной части тела транзистора, заложенное при физико-конструктивном проектировании транзистора, a W - ширина активной части тела транзистора. В качестве материала диэлектрического слоя предпочтительно использовать Si3N4.

Вместо двухстадийной процедуры формирования тела транзистора (формирование активной части и основания разделены процессом создания спейсеров) может быть использована одностадийная схема, представляющая собой следующую последовательность операций: формирование тела транзистора, формирование диэлектрического разделительного слоя на основе, например, SiO2 до уровня активной части тела транзистора, создание спейсеров, удаление диэлектрического разделительного слоя, вскрытие окон на боковой поверхности основания тела транзистора в процессе литографии, сквозное травление материала основания тела транзистора сквозь вскрытые окна, заполнение образованной полости диэлектрическим материалом.

Указанная совокупность отличительных признаков позволяет достичь технического результата, заключающегося в возможности использования гомогенной подложки, не требуя формирование скрытых слоев в ее объеме, упрощении процедуры формирования изоляции активной части транзисторов от подложки, отсутствии необходимости формирования фиктивного затвора и прочих дополнительных поддерживающих элементов.

Осуществление изобретения

Осуществление предлагаемого способа поясняется чертежами.

На Фиг. 1 представлена полупроводниковая подложка 1, а также сформированные на ее поверхности слой жесткой маски на основе 3 и подслой диоксида кремния 2.

На Фиг. 2 представлен вид сформированной активной части тела транзистора в процессе сухого травления по жесткой маске.

На Фиг. 3 представлен результат конформного осаждения диэлектрического материала 4 в области сформированной активной части тела транзистора.

На Фиг. 4 представлена структура тела транзистора после создания спейсеров 5 и формирования основания тела транзистора путем травления материала подложки по жесткой маске 3.

На Фиг. 5 представлен вид с боку тела транзистора после осаждения резиста 6 и вскрытие окон на боковой поверхности основания тела транзистора в процессе литографии.

На Фиг. 6 представлен вид с боку тела транзистора после сквозного травления материала основания тела транзистора сквозь вскрытые окна на боковой поверхности основания и заполнения образованной полости диэлектрическим материалом 7.

В качестве примера формирования локальной захороненной диэлектрической области изоляции активной части транзисторов с трехмерной структурой затвора (FinFET) можно предложить следующую технологию. Методом химического осаждения из газовой фазы при температуре 300°C на Si подложке осаждается тонкий слой SiO2 толщиной 15 нм, затем, при температуре осаждения 250°C осаждается слой Si3N4 толщиной 100 нм. С помощью проекционной фотолитографии и операции сухого травления через жесткую маску, в материале подложки формируется периодическая структура канавок на расстоянии 90 нм друг от друга, глубиной 160-170 нм и шириной 90 нм. По всей поверхности полученных структур методом химического осаждения из газовой фазы усиленного плазмой при температуре процесса 250°C конформно осаждается пленка Si3N4 толщиной 20 нм. Далее формируются спейсеры за счет анизотропного травления пленки Si3N4 преимущественно в направлении плоскости подложки. В процессе сухого травления материала подложки через жесткую маску на глубину 50 нм формируется основание тела транзистора. Далее в процессе фотолитографии проводится вскрытие окон в резисте на боковой поверхности основания тела транзистора. Методом жидкостного химического травления сквозь вскрытые окна в основании тела транзистора формируется полость, которая заполняется диэлектрическим материалом методом SoG.

Способ формирования локальной захороненной диэлектрической области изоляции активной части транзисторов с трехмерной структурой затвора (FinFET), включающий в себя изготовление тела транзистора на поверхности полупроводниковой подложки, формирование полости между активной частью тела транзистора и подложкой, а также заполнение сформированной полости диэлектрическим материалом, отличающийся тем, что тело транзистора изготавливается на подложке, не имеющей скрытых слоев, расположение полости между активной частью тела транзистора и подложкой пространственно локализовано на ограниченном участке в продольном направлении основания тела транзистора, а для изготовления тела транзистора на поверхности полупроводниковой подложки и формирования полости между активной частью тела транзистора и подложкой проводят следующие операции: формирование слоя жесткой маски на поверхности подложки, группа процессов формирования активной части тела транзистора, конформное осаждение диэлектрического слоя по всей поверхности подложки, анизотропное травление диэлектрического слоя преимущественно в направлении плоскости подложки, обеспечивающее создание спейсеров, формирование основания тела транзистора путем травления материала подложки по жесткой маске, вскрытие окон на боковой поверхности основания тела транзистора в процессе литографии, сквозное травление материала основания тела транзистора сквозь вскрытые окна, после чего проводят заполнение образованной полости диэлектрическим материалом.



 

Похожие патенты:

Изобретение относится к области технологии производства полупроводниковых приборов, в частности к технологии формирования подзатворного диэлектрика с пониженной дефектностью и с повышенной радиационной стойкостью.

Изобретение относится к области технологии производства полупроводниковых приборов, в частности к технологии изготовления диэлектрической изоляции с низкими токами утечек.

Использование: для создания структуры заземления. Сущность изобретения заключается в том, что структура заземления включает в себя проходящую по периметру линию заземления, расположенную вдоль периметра матрицы печатающей головки и имеющую северный, южный, восточный и западный сегменты, линию заземления между отверстиями, проходящую от северного сегмента к южному сегменту между двумя отверстиями для текучей среды, и альтернативную линию заземления, проходящую от восточного сегмента к западному сегменту и пересекающую линию заземления между отверстиями в области соединения рядом с концами отверстий для текучей среды.

Способ изготовления КНИ-подложки и КНИ-подложка, где способ включает формирование структурированного слоя остановки травителя в слое оксида первой кремниевой подложки, сращивание поверхности, имеющей структурированный слой остановки травителя первой кремниевой подложки, с поверхностью второй кремниевой подложки и удаление части первой кремниевой подложки для формирования структурированной КНИ подложки.

Изобретение относится к твердотельной электронике. Структура полупроводник-на-изоляторе содержит изолятор, расположенный на нем поверхностный слой полупроводника и сформированный в изоляторе имплантацией ионов легкого газа и последующего высокотемпературного отжига дефектный термостабильный слой с высокой рекомбинационной способностью носителей заряда, возникающих при облучении внешним ионизирующим излучением.

Один вариант воплощения изобретения включает в себя полупроводниковый аппарат, содержащий перераспределяющий слой (RDL-слой), включающий в себя рельефную токопроводящую дорожку перераспределяющего слоя, имеющую две боковые стенки перераспределяющего слоя, причем перераспределяющий слой, содержащий материал, выбранный из группы, содержащей Cu (медь) и Au (золото), защитные боковые стенки, непосредственно контактирующие с этими двумя боковыми стенками перераспределяющего слоя, затравочный слой, включающий в себя этот материал, и барьерный слой, при этом (а) токопроводящая дорожка перераспределяющего слоя имеет ширину токопроводящей дорожки перераспределяющего слоя, ортогональную по отношению к этим двум боковым стенками перераспределяющего слоя и простирающуюся между ними, и (b) затравочный и барьерный слои каждый включают в себя ширину, параллельную ширине токопроводящей дорожки перераспределяющего слоя и более широкую, чем эта ширина.

Изобретение относится к области технологии микроэлектроники и может быть использовано при изготовлении 3D-устройств микросистемной техники и полупроводниковых приборов, содержащих в своей структуре металлизированные и/или неметаллизированные сквозные отверстия в кремнии различного функционального назначения.

Использование: для создания полупроводниковой пластины. Сущность изобретения заключается в том, что в пластине, подразделенной и разделимой на множество кристаллов, каждый кристалл содержит массив ячеек емкостного микрообработанного преобразователя, каждая ячейка содержит подложку, содержащую первый электрод, мембрану, содержащую второй электрод, и полость между подложкой и мембраной, каждая ячейка по меньшей мере части кристаллов содержит компенсационную пластину на мембране, причем каждая компенсационная пластина имеет конфигурацию для оказания влияния на прогиб (h) мембраны.

Использование: для изготовления пластины маски и подложки матрицы. Сущность изобретения заключается в том, что пластина маски включает рисунок веерных проводников, имеющий некоторое число линий веерного тиснения, при этом эффективная длина каждой линии веерного тиснения равна, и каждая линия веерного тиснения имеет заданную ширину линии, и каждая из нескольких линий веерного тиснения имеет по меньшей мере одну кривую часть, при этом у одной линии веерного тиснения, имеющей две или больше кривых частей, эти несколько кривых частей имеют S-образную форму и расположены непрерывно, и у одной линии веерного тиснения ширина линии по меньшей мере в одной кривой части меньше, чем заданная ширина линии веерного тиснения.

Изобретение относится к области технологии изготовления многоуровневой металлизации сверхбольших интегральных микросхем. В способе формирования системы многоуровневой металлизации для высокотемпературных интегральных микросхем, включающем операции нанесения диэлектрических и металлических слоев, фотолитографию и травление канавок в этих слоях, нанесение барьерного и зародышевого слоев, нанесение слоя металла и его ХМП, процесс формирования одного уровня металлической разводки включает следующую последовательность основных операций: на пластину кремния со сформированным транзисторным циклом наносится слой вольфрама для формирования горизонтальных проводников, проводится его ХМП и сквозное травления областей под заполнение проводящим барьерным слоем нитрида титана и диэлектриком, ХМП диэлектрика, нанесение барьерного слоя нитрида титана и слоя вольфрама для формирования вертикальных проводников, ХМП слоя вольфрама, сквозное травление областей под заполнение диэлектрическим барьерным слоем нитрида кремния и диэлектриком, ХМП диэлектрика с последующим покрытием полученной структуры проводящим барьерным слоем нитрида титана.

Изобретение относится к области твердотельной электроники, в частности способам формирования изоляции активной части полевых транзисторов с трехмерной структурой затвора. Сущностью изобретения является способ формирования захороненной диэлектрической области изоляции активной части FinFET от подложки, характеризующейся тем, что область изоляции локализована в ограниченном объеме тела транзистора, позволяя конструкции обладать высокой механической прочностью. Изобретение обеспечивает подавление тока утечки смыкания областей пространственного заряда стока и истока. 6 ил.

Наверх