Цифро-аналоговая следящая система

Изобретение относится к области автоматики и может быть использовано при построении следящих систем, управляемых от цифровых вычислительных устройств. Технический результат заключается в уменьшении зоны нечувствительности следящей системы и погрешности воспроизведения скорости и, как следствие, в повышении точности системы. Указанный технический результат достигается за счет того, что в цифро-аналоговую следящую систему, содержащую задающее цифровое вычислительное устройство, цифро-аналоговый преобразователь и скоростной привод, введен между задающим цифровым вычислительным устройством и цифро-аналоговым преобразователем n-разрядный сумматор, при этом задающее цифровое вычислительное устройство формирует заданное значение скорости в виде параллельного двоичного кода, n старшие разряды которого поступают на первый вход n-разрядного сумматора, а «n+1» разряд поступает на второй вход младшего разряда n-разрядного сумматора, а по остальным разрядам на второй вход n-разрядного сумматора поступают постоянные нули. 5 ил.

 

Изобретение относится к области автоматики и может быть использовано при построении следящих систем, управляемых от цифровых вычислительных устройств.

Известна аналого-цифровая следящая система (авторское свидетельство №557351, СССР, 09.07.1977 г.), взятая за прототип, которая содержит: цифровое вычислительное устройство (ЦВУ), которое является задающим устройством, цифро-аналоговый преобразователь (ЦАП) и привод.

Недостатком прототипа является повышенные ошибки воспроизведения скорости на ее нижнем пороге.

Технический результат предлагаемого изобретения заключается в уменьшении ошибки воспроизведения скорости приводом и зоны нечувствительности следящей системы, и, как следствие, в повышении точности системы.

Указанный технический результат достигается за счет того, что в цифро-аналоговую следящую систему, содержащую задающее цифровое вычислительное устройство, цифро-аналоговый преобразователь и скоростной привод между задающим цифровым вычислительным устройством и цифро-аналоговым преобразователем введен n-разрядный сумматор, при этом задающее цифровое вычислительное устройство формирует заданное значение скорости в виде параллельного двоичного кода, n старшие разряды которого поступают на первый вход n-разрядного сумматора, а «n+1» разряд поступает на второй вход младшего разряда n-разрядного сумматора, а по остальным разрядам на второй вход n-разрядного сумматора поступают постоянные нули.

Изобретение поясняется следующими чертежами:

На фиг. 1 представлена блок-схема цифроаналоговой следящей системы, где:

1 - задающее цифровое вычислительное устройство (ЦВУ),

2 - n-разрядный сумматор,

3 - цифро-аналоговый преобразователь,

4 - скоростной привод.

На фиг. 2, 3 представлены графики отработки скорости на нижнем пороге прототипа.

На фиг. 4, 5 представлены графики отработки скорости на нижнем пороге предлагаемой цифро-аналоговой следящей системы.

Изобретение осуществляется следующим образом.

Задающее ЦВУ соединено со скоростным приводом, который воспроизводит скорость, через цифро-аналоговый преобразователь (ЦАП), как показано на фиг. 1. Скоростной привод содержит электродвигатель, редуктор, датчик скорости и усилительно-преобразующие устройства (на фиг. 1 не показано). Задающее ЦВУ формирует заданное значение скорости в виде параллельного двоичного кода, n старших разрядов которого поступает на 1-ый вход введенного между ЦВУ и ЦАП n-разрядного сумматора. На второй вход младшего разряда n-разрядного поступает «n+1» разряд от задающего ЦВУ (старший из отбрасываемых разрядов ЦВУ), а по остальным разрядам 2-го входа n-разрядного сумматора поступают постоянные нули. Таким образом, на выходе n-разрядного сумматора формируется «поразрядный код с учетом состояния «n+1» разряда задающего ЦВУ. И этот «поразрядный код поступает на ЦАП, аналоговый выход которого является входом для скоростного привода, который отрабатывает скорость с учетом предложенной коррекции.

Эффективность предложенного устройства поясняется на фиг. 2, 3, 4, 5, где приведена статическая характеристика отработанной скорости в функции от заданного значения скорости в диапазоне нулевой и минимальной скоростях.

По оси абсцисс откладываются заданные значения скорости с квантом, соответствующим кванту «n+1» разряда задающего ЦВУ. Для конкретного примера: для 12-ти разрядного ЦАП с напряжением U_max равным 10 В и привода с максимальной отработанной скоростью равной 240°/с имеем квант ЦАП равный 5mv и ему соответствует квант скорости «n»-ого разряда равный 0,1°/с, а квант скорости «n+1» разряда равен 0,05%. По оси ординат приведены значения выходного напряжения U с ЦАП и отработки скорости с учетом «n»-разрядной сетки ЦАП. Причем в статике и при выбранных масштабах графики изменения скорости и напряжения U совпадают. Прямая, проведенная под углом 45° к оси абсцисс, при выбранных масштабах по осям абсцисс и ординат, отражает идеальную зависимость отработанной скорости от заданного значения. Отклонение от этой прямой - это мера погрешности воспроизведения скорости системой. Таким образом, как показано на фиг. 2, 3, 4, 5, в области нулевой и минимальной скоростях предложенная система имеет зону нечувствительности и абсолютную погрешность в два раза меньшую, чем у прототипа.

Таким образом, предложенное устройство позволяет в два раза улучшить отработку скорости на нижнем пороге без использования дорогих высокоразрядных ЦАП за счет использования в цифровом коде, формируемом задающим ЦВУ, дополнительного разряда «n+1».

Цифро-аналоговая следящая система, содержащая задающее цифровое вычислительное устройство, цифро-аналоговый преобразователь и скоростной привод, отличающаяся тем, что между задающим цифровым вычислительным устройством и цифро-аналоговым преобразователем введен n-разрядный сумматор, при этом задающее цифровое вычислительное устройство формирует заданное значение скорости в виде параллельного двоичного кода, n старшие разряды которого поступают на первый вход n-разрядного сумматора, а «n+1» разряд поступает на второй вход n-разрядного сумматора, а по остальным разрядам на второй вход младшего разряда n-разрядного сумматора поступают постоянные нули.