Устройство для умножения чисел по модулю m

Изобретение относится к устройству для умножения чисел по модулю m. Технический результат заключается в упрощении конструкции устройства. Устройство содержит синхронизирующий вход устройства, входы устройства первого и второго операнда, m фазовращателей на фиксированное значение фазы 2π/m, m фазированных ключей, результирующий сумматор, m-1 сумматоров фаз, выход устройства. 1 ил.

 

Изобретение относится к области автоматики и вычислительной техники, и может быть использовано в вычислительных структурах, работающих с дискретно-фазированным представлением чисел модулярной системы счисления.

Известно устройство (пат. 2338241 С1 Российская Федерация, МПК G06F 7/523, G06F 7/72 (2006.01). заявл. 22.03.2007; опубл. 10.11.2008.), содержащее генератор гармонического сигнала, управляемые фазовращатели, измеритель фазы гармонического сигнала, группу фазовращателей на фиксированное значение фазы, шифраторы, входы устройства первого операнда, дешифраторы, элементы ИЛИ, блоки умножения на константу по модулю, элементы И, входы устройства разрядов второго операнда, сумматор по модулю два, преобразователь кода числа х в р-х, выход устройства. Недостаток устройства - низкое быстродействие.

Известно также устройство (пат. 2653310 С1 Российская Федерация, МПК G06F 7/72 (2006.01). заявл. 24.05.2017; опубл. 07.05.2018.) содержащее синхронизирующий вход, вход первого сомножителя, входы устройства разрядов второго сомножителя, переключатели, блоки умножения фазы на два в степени, блоки сложения фаз, выход. Недостаток устройства - низкие функциональные возможности.

Наиболее близким к заявляемому является изобретение (пат. 2656992 С1 Российская Федерация, МПК G06F 7/72 (2006.01). заявл. 24.05.2017; опубл. 07.06.2018.), содержащее синхронизирующий вход, входы первого и второго операнда, вход номера операции, мультиплексор, блоки памяти, дешифратор, фазовращатели на фиксированное значение фазы 2π/m, фазированные ключи, управляемые фазовращатели, сумматоры, результирующий сумматор, выход.

Недостаток - большие аппаратные издержки на выполнение мультипликативной операции. Это определяется алгоритмом функционирования устройства и структурой составляющих его узлов.

Техническая задача, на решение которой направлено заявляемое устройство, состоит в возможности выполнения операции умножения с двумя числами модулярной системы счисления при более простой конструкции.

Технический результат выражается в сокращении аппаратных затрат.

Технический результат достигается тем, что в устройство для умножения чисел по модулю m, содержащее синхронизирующий вход устройства, входы устройства первого и второго операнда, m фазовращателей на фиксированное значение фазы 2π/m, m фазированных ключей, результирующий сумматор, выход устройства, введены m-1 сумматоров фаз, при этом синхронизирующий вход устройства объединен с первыми входами сумматоров фаз, а также входом первого фазовращателя на фиксированное значение фазы 2π/m, вход устройства первого операнда объединен с вторыми входами фазированных ключей, вход устройства второго операнда объединен с третьим входом первого фазированного ключа, вторым входом первого сумматора фаз, а также третьими входами всех сумматоров фаз, при этом выходы фазовращателей на фиксированное значение фазы 2π/m соединены с первыми входами соответствующих фазированных ключей, выходы которых соединены с соответствующими входами результирующего сумматора, выход которого объединен с выходом устройства, выход s-го фазовращателя на фиксированное значение фазы 2 π/m также соединен с входом s+1-го фазовращателя на фиксированное значение фазы 2π/m, при этом выход s-го сумматора фаз соединен с третьим входом s+1-го фазированного ключа, при этом выход t-го сумматора фаз также соединен с вторым входом t+1-го сумматора фаз.

На фиг. 1 представлена структурная схема устройства для умножения чисел по модулю m.

Сущность изобретения формируется простейшим алгоритмом умножения, заключающимся в последовательном сложении по модулю первого операнда с самим собой и выборе нужного результата через второй операнд.

Сокращение аппаратных затрат по сравнению с прототипом выражено устранением из конструкции: линий задержек на основе фазовращателей как управляемых, так и на фиксированное значение, m сумматоров, а также m фазированных ключей (патент РФ №2656992, фиг. 2), которые по объему элементов превосходят введенных в новое устройство сумматоров фаз (патент РФ №2653310, фиг. 3).

Следует заметить, что разветвление сигнальных линий СВЧ на фиг. 1, должно сопровождаться наличием делителя мощности и усилителей для увеличения амплитуды гармоник до единичного значения, но для упрощения схем данные элементы опущены.

Показанная на фиг. 1 структурная схема устройства для умножения чисел по модулю m содержит синхронизирующий вход устройства 1, входы устройства первого 2 и второго 3 операнда, сумматоры фаз 4.1-4.m-1, фазовращатели на фиксированное значение фазы 2π/m 5.1-5.m, фазированные ключи 6.1-6.m, результирующий сумматор 7, выход устройства 8.

Синхронизирующий вход устройства 1 объединен с первыми входами сумматоров фаз 4.1-4.m-1, а также входом первого фазовращателя на фиксированное значение фазы 2π/m 5.1, вход устройства первого операнда 2 объединен с вторыми входами фазированных ключей 6.1-6.m, вход устройства второго операнда 3 объединен с третьим входом первого фазированного ключа 6.1, вторым входом первого сумматора фаз 4.1, а также третьими входами всех сумматоров фаз 4.1-4.m-1, при этом выходы фазовращателей на фиксированное значение фазы 2π/m 5.1-5.m соединены с первыми входами соответствующих фазированных ключей 6.1-6.m, выходы которых соединены с соответствующими входами результирующего сумматора 7, выход которого объединен с выходом устройства 8, выход фазовращателя на фиксированное значение фазы 2π/m 5.s также соединен с входом фазовращателя на фиксированное значение фазы 2π/m 5.s+1, при этом выход сумматора фаз 4.s соединен с третьим входом фазированного ключа 6.s+1, при этом выход сумматора фаз 4.t также соединен с вторым входом сумматора фаз 4.t+1.

Работа устройства начинается с подачи на входы гармоник одной частоты:

- синхронизирующий S₁=sin (ωt),

- первый операнд S₂=sin (ωt+2π⋅γ_a/m),

- второй операнд S₃=sin (ωt+2π⋅γ_b/m),

где γ_a и γ_b - вычеты по модулю m над которыми осуществляется операция умножения. Второй операнд претерпевает m-1 операций сложения по модулю в результате чего на выходах блоков 4.1-4.m-1 формируются сигналы:

S_4.1=sin (ωt+2π⋅2π⋅γ_b/m),

5_4.2=sin (ωt+2π⋅3π⋅γ_b/m),

…

S_4.m-1=sin (ωt)

На выходах фазовращателей на фиксированное значение фазы 2π/m формируются сигналы:

S_5.1=sin (ωt+2π⋅1/m),

5_5.2=sin (ωt+2π⋅2/m),

…

5_5.m=sin (ωt),

которые сравниваются фазированными ключами 6.1-6.m со значением первого операнда, и если наблюдается равенство, то на один из входов результирующего сумматора 7 проходит гармоника от соответствующего сумматора фаз или значение второго операнда (если γ_а=1). Складываясь с нулевыми уровнями от других ключей, на выходе устройства формируется результат:

S₈=sin[ωt+2π⋅(γ_а⋅γ_b)mod m/m].

Пример.

На входы подаются гармоники одной частоты:

- синхронизирующий S₁=sin (ωt),

- первый операнд S₂=sin (ωt+2π⋅2/5),

- второй операнд S₃=sin (ωt+2π⋅3/5),

где значения вычетов по модулю 5 соответственно равны 2 и 3. Второй операнд претерпевает четыре операций сложения по модулю с самим собой, в результате чего на выходах блоков 4.1-4.4 формируются сигналы:

S_4.1=sin (ωt +2π⋅1/5),

S_4.2=sin (ωt+2π⋅4/5),

S_4.3=sin (ωt+2π⋅2/5),

5_4.4=sin (ωt).

На выходах фазовращателей на фиксированное значение фазы 2π/5 формируются сигналы:

S_5.1=sin (ωt+2π⋅1/5),

5_5.2=sin (ωt+2π⋅2/5),

S_5.3=sin (ωt+2π⋅3/5),

S_5.4=sin (ωt+2π⋅4/5),

S_5.5=sin (ωt),

которые сравниваются фазированными ключами 6.1-6.5 со значением первого операнда, и т.к. S₂=S_5.2, то на второй вход результирующего сумматора 7 проходит гармоника от сумматора фаз 4.1. Складываясь с нулевыми уровнями от других ключей, на выходе устройства формируется результат:

S₈=sin (ωt+2π⋅1/5)=sin [ωt+2π⋅(2⋅3)mod 5/5].

Полученное устройство отражает принципы построения арифметических блоков для спецпроцессоров, работающих с дискретно-фазированной формой представления чисел системы остаточных классов. С точки зрения практического применения устройство реализует возможность построения аналоговых вычислителей СВЧ диапазона, превосходящих по быстродействию современный уровень ЭВМ.

Устройство для умножения чисел по модулю m, содержащее синхронизирующий вход устройства, входы устройства первого и второго операнда, m фазовращателей на фиксированное значение фазы 2π/m, m фазированных ключей, результирующий сумматор, выход устройства, отличающееся тем, что введены m-1 сумматоров фаз, при этом синхронизирующий вход устройства объединен с первыми входами сумматоров фаз, а также входом первого фазовращателя на фиксированное значение фазы 2π/m, вход устройства первого операнда объединен со вторыми входами фазированных ключей, вход устройства второго операнда объединен с третьим входом первого фазированного ключа, вторым входом первого сумматора фаз, а также третьими входами всех сумматоров фаз, при этом выходы фазовращателей на фиксированное значение фазы 2π/m соединены с первыми входами соответствующих фазированных ключей, выходы которых соединены с соответствующими входами результирующего сумматора, выход которого объединен с выходом устройства, выход s-го фазовращателя на фиксированное значение фазы 2π/m также соединен с входом s+1-го фазовращателя на фиксированное значение фазы 2π/m, при этом выход s-го сумматора фаз соединен с третьим входом s+1-го фазированного ключа, при этом выход t-го сумматора фаз также соединен со вторым входом t+1-го сумматора фаз.