Делитель частоты с переменным коэффициентом деления

Изобретение относится к автоматике и вычислительной технике, а также к системам автоматического управления и может найти применение в системах числового программного управления, в измерительных и вычислительных устройствах, устройствах обработки аудио- и видеосигналов, а также при первичной обработке сигналов фазированных антенных решеток радаров. Техническим результатом является повышение быстродействия работы устройства при его схемотехническом упрощении. Устройство содержит элемент ИЛИ с n входами, сдвиговый регистр на 2ⁿ–1 разрядов, входы синхронизации, установки в начальное состояние, разрешения деления, являющиеся соответствующими входами регистра, n логических трехвходовых элементов И, n–1 элементов ИЛИ на два, четыре, …, 2^n–1 входов, элемент ИЛИ-НЕ на 2ⁿ–1 входов. 2 ил.

 

Изобретение относится к автоматике и вычислительной технике, а также к системам автоматического управления и может найти применение в системах числового программного управления, в измерительных и вычислительных устройствах, устройствах обработки аудио и видео сигналов, а также при разработке элементов импульсных нейронных сетей, в частности прототипов импульсных нейронов.

Известно устройство [RU Патент № 2015539, опубл. 30.06.94] для деления частоты с переменным коэффициентом деления, содержащее n-разрядный двоичный счетчик, входы синхронизации, разрешения счета, установки в начальное состояние и разрешения деления, являющиеся соответствующими входами счетчика, выход переполнения, являющийся соответствующим выходом счетчика, n-разрядная шина управления, информационный выход делителя частоты, n логических элементов с функцией И, первые входы которых соединены соответственно с прямыми разрядными выходами n-разрядного счетчика, а вторые входы этих элементов соединены с n-разрядами шины управления в обратном порядке, причем делитель частоты содержит также двухвходовой элемент И-НЕ, а логические элементы с функцией И по двум входам реализуют еще функцию 2ИЛИ, по выходам - функцию НЕ, составляя таким образом функцию 2ИЛИ-И-НЕ, кроме того, первый вход элемента И-НЕ соединен с выходом первого логического элемента, составляющего функцию 2ИЛИ-И-НЕ, а второй вход - с инверсным выходом синхронизации двоичного счетчика, при этом выход элемента И-НЕ является информационным выходом делителя частоты, выход расширения которого соединен с выходом первого логического элемента 2ИЛИ-И-НЕ, третьи входы всех логических элементов 2ИЛИ-И-НЕ соединены соответственно с инверсными разрядными выходами n-разрядного двоичного счетчика, четвертый вход i-го элемента 2ИЛИ-И-НЕ (i=1, n–1) соединен с выходом (i+1)-го элемента 2ИЛИ-И-НЕ, четвертый вход n-го элемента 2ИЛИ-И-НЕ является входом расширения делителя частоты, причем первые и вторые входы всех логических элементов 2ИЛИ-И-НЕ относятся к первому элементу ИЛИ, а третьи и четвертые входы–ко второму элементу ИЛИ.

Устройство осуществляет деление за счет последовательного преобразования потенциальных (по отношению к сигналу на входе синхронизации) управляющих сигналов с шины управления и от разрядов счетчика на элементах 2ИЛИ-И-НЕ, включенных последовательно, с выделением выходного информационного сигнала из потенциального (по отношению к сигналу на входе синхронизации) сигнала на выходе расширения делителя. Сигнал на выходе расширения получается путем последовательного преобразования с использованием элементов 2ИЛИ-И-НЕ сигналов от прямого и инверсного выходов разряда счетчика, сигнала с шины управления и сигнала с выхода последующего элемента 2ИЛИ-И-НЕ. Элементы 2ИЛИ-И-НЕ образуют итеративную (последовательную) цепочку, в которой на каждом элементе на первой ступени в первой паре сигнал с выхода каждого последующего элемента преобразуется с сигналом с инверсного выхода счетчика, во второй паре сигнал с шины управления преобразуется с сигналом от прямого выхода счетчика, причем на нечетный элемент 2ИЛИ-И-НЕ поступает инверсный управляющий сигнал с шины управления, а на четный–прямой сигнал с шины управления, затем на второй ступени сигналы обеих пар преобразуются в сигнал выхода элемента 2ИЛИ-И-НЕ.

Средняя частота F_y импульсного потока на выходе элемента И-НЕ, то есть на выходе устройства, определяется выражением

где N - код, поступающий по n-разрядной шине управления,

F₀ - частота, поступающая на вход синхронизации.

Недостатком этого устройства является большое время преобразования, связанное с последовательной обработкой сигналов.

Из числа аналогов наиболее близким по технической сущности является делитель частоты с переменным коэффициентом деления [RU Патент № 2273043, опубл. 27.03.2006], который и выбран в качестве прототипа. В прототипе повышено быстродействие работы устройства при упрощении коммутации формирователя информационного сигнала.

Делитель частоты с переменным коэффициентом деления, содержащий элемент ИЛИ с n входами, последовательную триггерную структуру, входы синхронизации, разрешения счёта, установки в начальное состояние, разрешения деления, являющиеся соответствующими входами последовательной триггерной структуры, n логических трехвходовых элементов И, первые входы которых соединены с соответствующими разрядами шины управления, а выходы элементов И подключены к соответствующим входам элемента ИЛИ, выход которого является информационным выходом делителя частоты.

Кроме того, устройство содержит вторую последовательную триггерную структуру, которая, как и первая, выполнена в виде n-разрядного двоичного счетчика c объединёнными входами разрешения счета, установки в начальное состояние и разрешения деления, являющимися соответствующими входами в счётчиках, выход переполнения устройства, являющийся соответствующим выходом первого счетчика, а вход синхронизации второго счётчика соединен с инверсным выходом тактовой частоты первого счетчика, у которого прямые разрядные выходы соединены соответственно со вторыми входами элементов И, третьи входы этих элементов И соединены с соответствующими инверсными разрядными выходами второго счетчика, а третьи входы этих элементов И соединены с разрядами шины управления в обратном порядке.

Прототип работает следующим образом.

На вход синхронизации счетчика поступает импульсный поток (тактовая последовательность) с частотой F₀. На входы разрешения счета и деления поступают разрешающие сигналы. С помощью сигнала установки в начальное состояние счетчики сбрасываются: выходы устанавливаются в ноль, а выходы - в единицу.

При появлении на входе синхронизации импульсов тактовой частоты F₀ начинается одновременная работа счетчиков, причем их состояние отличается на пол такта. За эти пол такта выполняется выделение разряда, в котором происходит изменение состояния из нуля в единицу, и формируется единичный импульс. Этот импульс пропускается на выход сигналом разрешения, который при наличии единицы на соответствующем разряде шины, управляет прохождением импульсов на выход. Управление прохождением импульсов на выход осуществляется сигналами шины управления в обратном порядке.

Логическое выражение для выхода F_yимеет вид:

,

где функция L в общем случае , a i – номер разряда шины управления (от 1 до n).

Очевидно, что для любого i равенство единице достигается при одновременном равенстве единице , и . Такая ситуация возникает для каждого единичного состояния в течение времени длительности импульса тактовой частоты τ только при начале этого единичного состояния. Это связано с тем, что переход состояния из единицы в ноль сдвинут на время (относительно перехода из нуля в единицу), и обеспечено тактированием второго счетчика инверсным выходом синхронизации первого счетчика, то есть сигналом . На выходе любого логического элемента L_i будет формироваться импульсная последовательность с частотой

,

где - логическое состояние i-x разрядов кодов управления N.

Импульсы в этих последовательностях разнесены по времени, поэтому на выходе логического элемента ИЛИ, являющегося выходом устройства в целом, происходит формирование суммарной частоты, среднее значение которой, как и у аналога, имеет вид

.

Недостатком прототипа является большое время преобразования, связанное с работой двух счетчиков, построенных на двухступенчатых триггерах со статическим управлением.

Задачей, на решение которой направлено заявляемое изобретение, является повышение быстродействия устройства за счет использования быстрых сдвигающих регистровых операций при взвешенном формировании выходного импульсного потока

Техническим результатом является высокое быстродействие работы устройства при его схемотехническом упрощении.

Поставленная задача решается тем, что в делитель частоты с переменным коэффициентом деления, содержащий элемент ИЛИ с n входами, последовательную триггерную структуру, входы синхронизации, установки в начальное состояние, разрешения деления, являющиеся соответствующими входами последовательной триггерной структуры, n логических трехвходовых элементов И, первые входы которых соединены с соответствующими разрядами шины управления, а выходы элементов И подключены к соответствующим входам элемента ИЛИ, выход которого является информационным выходом делителя частоты, введены n–1 элементов ИЛИ на два, четыре, …, 2^n–1 входов, элемент ИЛИ-НЕ на 2ⁿ–1 входов, а последовательная триггерная структура выполнена в виде сдвигового регистра на 2ⁿ–1 разрядов, информационный D-вход которого подключен к выходу элемента ИЛИ-НЕ, соединённому по входам с соответствующими выходами разрядов регистра, которые объединены также со входами элементов ИЛИ в следующем порядке: у двухвходового элемента ИЛИ₁- выходы разрядов регистра, у четырёхвходового элемента ИЛИ₂ - выходы разрядов регистра и так далее до -входового элемента ИЛИ_n-1- выходы разрядов соответственно регистра, причём выход регистра подсоединён к второму входу первого элемента И₁, а на вторые входы остальных элементов И - второго И₂, третьего И₃ и так далее до n-го элемента И_n подключены выходы элементов ИЛИ соответственно первого ИЛИ₁, второго ИЛИ₂ и так далее до (n–1)-го элемента ИЛИ_n–1, при этом третьи входы элементов И объединены с входом синхронизации устройства.

Сущность предполагаемого изобретения состоит в создании делителя частоты с переменным коэффициентом деления путем организации циклического сдвигового режима прохождения импульса с весовым формированием частотных последовательностей, из которых в зависимости от управляющего кода формируется выходная импульсная последовательность.

Сущность предлагаемого изобретения поясняется чертежами, где на фиг. 1 изображена функциональная схема предлагаемого делителя частоты, на фиг. 2 - временные диаграммы процессов, протекающих в устройстве для N=3 (011) и для N=7 (111).

Делитель частоты с переменным коэффициентом деления, содержит элемент ИЛИ 1 с n входами, последовательную триггерную структуру 2, входы синхронизации 3, установки в начальное состояние 4, разрешения деления 5, являющиеся соответствующими входами последовательной триггерной структуры 2, n логических трехвходовых элементов И6, первые входы которых соединены с соответствующими разрядами шины управления 7, а выходы элементов И 6 подключены к соответствующим входам элемента ИЛИ 1, выход которого является информационным выходом 8 делителя частоты.

Кроме того, устройство содержит n–1 элементов ИЛИ 9 на два, четыре, …, 2^n–1 входов, элемент ИЛИ-НЕ 10 на 2ⁿ–1 входов, а последовательная триггерная структура выполнена в виде сдвигового регистра 2 на 2ⁿ–1 разрядов, информационный D-вход которого подключен к выходу элемента ИЛИ-НЕ 10, соединённому по входам с соответствующими выходами разрядов регистра, которые объединены также со входами элементов ИЛИ 9 в следующем порядке: у двухвходового элемента ИЛИ 9₁ – выходы разрядов регистра 2, у четырёхвходового элемента ИЛИ 9₂ – выходы разрядов регистра 2 и так далее до -входового элемента ИЛИ 9_n-1 – выходы разрядов регистра 2, причём выход регистра 2 подсоединён к второму входу первого элемента И6₁, а на вторые входы остальных элементов И 6– второго И 6₂, третьего И 6₃ и так далее до n-го элемента И6_n подключены выходы элементов ИЛИ 9 соответственно первого ИЛИ 9_1, второго ИЛИ 9₂ и так далее до (n–1)-го элемента ИЛИ 9_n–1, при этом третьи входы элементов И 6 объединены с входом синхронизации 3 устройства.

Устройство работает следующим образом.

На вход синхронизации C3 устройства поступает импульсная (тактовая) последовательность с частотой F₀. С помощью подачи сигнала на вход R4 устройства регистр 2 устанавливается в нулевое состояние. На вход ED5 устройства поступает разрешающий сигнал. После завершения сигналов на входах 4 (ось 1, фиг. 2) и входе 5 устройства, появление на входе 3 первого импульса тактовой частоты F₀ обеспечивает появление «1» на выходах Q₁ регистра 2 иP₃ элемента ИЛИ 9₂(оси 2 – 3, фиг. 2). Импульс с выхода P₃ подается на вход элемента И 6₃. В зависимости от значения соответствующего старшего разряда T_n кода шины управления N 7 этот импульс может появляться на выходе L₃ и следом через элемент ИЛИ 1 на выходе F_y8 устройства.

Для примера:

при «1» в старшем третьем разряде N = 111в первом такте появляются импульсы (оси 2 – 3, L₃, F_y, фиг 2);

при «0» в старшем третьем разряде N = 011 в первом такте импульсы отсутствуют (оси 2 – 3, L₃, F_y, фиг 2).

На следующем такте произойдет сдвиг и единичный импульс сформируется на выходах Q₂ регистра 2 и P₂элемента ИЛИ 9₁ (оси 4 - 5, фиг 2). В зависимости от значения соответствующего разряда T₂ кода шины управления N 7 этот импульс может появляться на выходе L₂ и следом через элемент ИЛИ 1 на выходе F_y 8 устройства.

Для примера:

при «1» во втором разряде N = 111 во втором такте появляются импульсы (оси 4 – 5, L₂, F_y, фиг 2);

при «1» во втором разряде N = 011 во втором такте импульсы появляются (оси 4–5, L₂, F_y, фиг 2).

На третьем такте произойдет очередной сдвиг и единичный импульс сформируется на выходах Q₃ регистра 2 иP₃ элемента ИЛИ 9₂ (оси 6–7, фиг 2). В зависимости от значения соответствующего разряда T₃ кода шины управления N 7 этот импульс может появляться на выходе L₃ и следом через элемент ИЛИ 1 на выходе F_y 8 устройства.

Для примера:

при «1» в третьем разряде N = 111 в третьем такте появляются импульсы (оси 6–7, L₃, F_y, фиг 2);

при «0» в третьем разряде N = 011 в третьем такте импульсы не появляются(оси 6–7, L₃, F_y, фиг 2).

На четвертом такте вновь произойдет сдвиг и единичный импульс сформируется на выходе Q₄ регистра 2 и в виде P₁ подается непосредственно на вход элемента И 6₁ (оси 8 – 9, L₁, F_y, фиг 2). В зависимости от значения соответствующего разряда T₁ кода шины управления N 7 этот импульс может появляться на выходе L₁ и следом через элемент ИЛИ 1 на выходе F_y 8 устройства.

Для примера:

при «1» в первом младшем разряде N = 111 в четвертом такте появляются импульсы (оси 8–9, L₁, F_y, фиг 2);

при «0» в первом младшем разряде N = 011 в четвертом такте импульсы вновь появляются(оси 8–9, L₁, F_y, фиг 2).

На пятом такте произойдет очередной сдвиг, и единичный импульс сформируется на выходах Q₅ регистра 2 и P₃ элемента ИЛИ 9₂ (оси 10 - 11, L₃, F_y, фиг 2). В зависимости от значения соответствующего разряда T₃ кода шины управления N 7 этот импульс может появляться на выходе L₃ и следом через элемент ИЛИ 1 на выходе F_y 8 устройства.

Для примера:

при «1» в третьем разряде N = 111 в пятом такте появляются импульсы (оси 10 – 11, L₃, F_y, фиг 2);

при «0» в третьем разряде N = 011 в пятом такте импульсы не появляются (оси 10 - 11, L₃, F_y, фиг 2).

На шестом такте снова произойдет сдвиг и единичный импульс сформируется на выходах Q₆ регистра 2 и P₂элемента ИЛИ 9₂ (оси 12-13, L₂, F_y, фиг. 2). В зависимости от значения соответствующего разряда T₂ кода шины управления N 7 этот импульс может появляться на выходе L₂ и следом через элемент ИЛИ 1 на выходе F_y 8 устройства.

Для примера:

при «1» во втором разряде N = 111 в шестом такте появляются импульсы (оси 12– 13, L₂, F_y, фиг. 2);

при «1» во втором разряде N = 011 в шестом такте импульсы снова появляются (оси 12– 13, L₂, F_y, фиг. 2).

На седьмом такте произойдет сдвиг и единичный импульс сформируется на выходах Q₇ регистра 2 и P₃ элемента ИЛИ 9₂ (оси 14 –15, L₃, F_y, фиг. 2). В зависимости от значения соответствующего разряда T₂ кода шины управления N 7 этот импульс может появляться на выходе L₂ и следом через элемент ИЛИ 1 на выходе F_y 8 устройства.

Для примера:

при «1» в третьем разряде N = 111 в седьмом такте появляются импульсы (оси 14–15, L₃, F_y, фиг. 2);

при «0» в третьем разряде N = 011 в седьмом такте импульсы не появляются (оси 14–15, L₃, F_y, фиг. 2).

На следующем такте снова происходит сдвиг единичного импульса и формирование на выходе 8 частотного сигнала F_y аналогично описанным выше процессам до . Далее с помощью элемента ИЛИ-НЕ 10 фиксируется завершение процесса сдвига по всем разрядам и формируется сигнал «1», поступающий на информационный вход D регистра 2 для организации нового цикла, то есть процесс повторяется.

Для примера, описанной выше, трехразрядной структуры:

n = 3;

На восьмом такте формируется импульс с помощью элемента ИЛИ-НЕ 10 и регистра 2, а на выходе регистра 2 импульсы не появляются (оси 16– 17, ИЛИ-НЕ, фиг. 2).

Новый цикл работы устройства начинается со следующего тактового импульса, по которому «1» появляется на выходе Q₁ регистра 2 (оси 18-19, фиг. 2). Далее весь процесс повторяется циклически.

В результате формируются единичные импульсы, которые взвешенно распределяются по входам элементов ИЛИ 9. Таким образом формируются опорные частоты, поступающие на вторые входы элементов И 6 с выходов элементов ИЛИ 9 и выхода регистра, подсоединенного непосредственно ко второму входу первого элемента И 6₁. На первые входы элементов И 6 поступают сигналы с соответствующих разрядов шины управления N 7. На третьи входы элементов И 6 поступают сигналы синхронизации со входа F₀. На выходах элементов И 6 создаются опорные импульсные последовательности, которые в зависимости от значения разряда шины управления N 7 поступают на вход элемента ИЛИ 1. В результате, на выходе элемента ИЛИ 1 формируется выходной частотный информационный сигнал F_y.

В основу работы делителя частоты с переменным коэффициентом деления положен принцип взвешенного одноступенчатого распределения импульсов с выходов сдвигового регистра по опорным частотным последовательностям и автоматическим запуском циклической работы с разрешением прохождения сигналов на выход устройства при наличии единицы на соответствующем разряде шины управления.

Логическое выражение для выхода устройства 8 имеет следующий вид:

Функция Lв общем случае для каждого i-го входа элемента ИЛИ 1 формируется на соответствующих элементах И 6:

L_i = T_i⋅P_i⋅F₀,

где –логическое состояние i-го разряда кода управления;

- взвешенно распределенный выход i-го множества разрядов Q регистра 2;

– логическое состояние тактового импульса.

Первое множество включает в себя один элемент Qс основанием и номером :

Второе множество формируется из двух элементов Qс основанием и номерами и :

Третье множество образуется из четырех элементов Qс основанием и номерами и :

В следующем множестве число элементов Q удваивается, показатель степени основания уменьшается еще на единицу и номера назначаются также с соответствующим умножением чисел нечетного ряда.

Последнее множество содержит элементов Qс основанием равным единице и номерами нечетного ряда до

В результате в последовательностях L₁, L₂,…,L_n формируются импульсы, которые разнесены по времени, поэтому на выходе логического элемента ИЛИ 1 происходит формирование суммарной частоты с циклическим повторением.

Значения частот на выходах L₁, L₂,L₃,…,L_n описываются выражениями:

Суммарное значение выходной частоты устройства определяется следующим образом:

.

В этом выражении сумма произведений значения текущего бита кода T_iна вес бита n-разрядной шины управления 7 представляет собой двоичный код N.

Таким образом, средняя частота F_y импульсного потока на выходе 8 устройства может быть записана следующим образом:

то есть, передаточная функция, заявляемого делителя частоты с переменным коэффициентом деления, соответствует передаточной функции прототипа.

Быстродействие делителя частоты определяется временем срабатывания λ:

где - время срабатывания сдвигового регистра;

- время срабатывания логического элемента с функцией ИЛИ;

- время срабатывания логического элемента с функцией И;

- время срабатывания логического элемента с функцией ИЛИ.

Времена срабатывания логических элементов в первом приближении можно считать одинаковыми и равными

Время срабатывания сдвигового регистра обычно не превышает

Таким образом, время срабатывания для заявляемого делителя частоты:

У прототипа задержка при изменении значения частоты определяется выражением:

где - время срабатывания счетчика;

- время срабатывания логического элемента с функцией И;

- время срабатывания логического элемента с функцией ИЛИ.

Время срабатывания счетчика обычно не превышает

Таким образом, время срабатывания для прототипа составляет:

Следовательно, задержка λ при изменении значения частоты в заявляемом устройстве в первом приближении меньше в 2 раза, чем задержка прототипа. То есть, быстродействие работы заявляемого устройства по сравнению с прототипом увеличено.

Кроме того, обеспечено схемотехническое упрощение устройства.

Делитель частоты с переменным коэффициентом деления, содержащий элемент ИЛИ с n входами, последовательную триггерную структуру, входы синхронизации, установки в начальное состояние, разрешения деления, являющиеся соответствующими входами последовательной триггерной структуры, n логических трехвходовых элементов И, первые входы которых соединены с соответствующими разрядами шины управления, а выходы элементов И подключены к соответствующим входам элемента ИЛИ, выход которого является информационным выходом делителя частоты, отличающийся тем, что в устройство введены n–1 элементов ИЛИ на два, четыре, …, 2^n–1 входов, элемент ИЛИ-НЕ на 2ⁿ–1 входов, а последовательная триггерная структура выполнена в виде сдвигового регистра на 2ⁿ–1 разрядов, информационный D-вход которого подключен к выходу элемента ИЛИ-НЕ, соединённому по входам с соответствующими выходами разрядов регистра, которые объединены также со входами элементов ИЛИ в порядке: у двухвходового элемента ИЛИ₁ – выходы разрядов регистра, у четырёхвходового элемента ИЛИ₂ – выходы разрядов , , регистра и так далее до -входового элемента ИЛИ_n-1 – выходы разрядов Q₁, Q₃, Q₅, Q₇, Q₉, Q₁₁, …, соответственно регистра, причём выход регистра подсоединён к второму входу первого элемента И₁, а на вторые входы остальных элементов И – второго И₂, третьего И₃ и так далее до n-го элемента И_n подключены выходы элементов ИЛИ соответственно первого ИЛИ₁, второго ИЛИ₂ и так далее до (n–1)-го элемента ИЛИ_n–1, при этом третьи входы элементов И объединены с входом синхронизации устройства.