Блок регулируемого запаздывания

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

30548I

Свез Советских

Социалистических

Республик

Зависимое от авт. свидетельства №

Заявлено 08Х.1970 (Лв 1437128/18-24) МПК G 06g 7/02 с присоединением заявки ¹

Приоритет

Опубликовано 04Х1.1971. Бюллетень;¹ 18

Дата опубликования описания 28.IX.1971

Комитет по делам изобретений и открытий при Совете Министров

СССР

УДК 681.337.001.572 (088.8) Авторы изобретения Б. Н. Дралюк, Г. В. Синайский, В. А. Цимбалов, В. Н. Санников и Л. Г. Виноградов

Заявитель

БЛОК РЕГУЛИРУЕМОГО ЗАПАЗДЫВАНИЯ (2) м1кс

@. z

W,(Ð) =

Изобретение относится к аналоговым вычислительным устройствам и предназначено для построения схем автоматического управления. В частности, оно позволяет реализовать инерционное звено с регулируемой постоянной времени и с, постоянным коэффициентом усиления, которое можно использовать в системах авторегулирования в качестве блока регулируемого запаздывания.

Известно вычислительное устройство, вы- 10 полненное на усилителе постоянного тока с конденсатором С в цепи обратной связи, зашунтированным последовательно включенными резистором R, и множительным блоком.

Входной сигнал подается через резистор 15

Ras на вход усилителя постоянного тока и BbI ходной сигнал снимается с выхода этого усилителя. Постоянная времени известного устройства обратно пропорциональна вели пше управляющего напряжения 2. Однако коэф- 20 фициент усиления устройства, равный вых хсос мвкс (1) /вх ххвх не остается постоянным при изменении по- 25 стоянной времени под действием управляющего напряжения Z. Коэффициент усиления так же, как и постоянная времени, обратно пропорционален величине Z, что сужает границы применения известного устройства. 30

Цель изобретения — упрощение устройства и расширение диапазона регулирования постоянной времени при постоянстве коэффициента у силения.

Это достигается тем, что в обратную связь множительно-делительного устройства, один из множительных входов которого обеспечивает операционное суммирование, включен интегратор.

Множительно-делительное устройство при этом формирует требусмьш . .арактер зависимости постоянной времени от управля|ощего напряжения.

Изобретение поясняется чертежом.

Чножптельно-дел и тельное устройство 1, в котором обеспечивается операционное суммирование на входе а регулируемого параметра (входной резистор 2), охвачено обратной связью через резистор 3 и интегратор, составленный резистором 4, операциснным усилителем

5 с конденсатором б в цепи обратной связи.

Цепь 7 управления постоянной времени включена на управляющие входы в и с множительно-делительного устройства 1.

При съеме выходного сигнала с выхода усилителя 5 пере аточная функция равна:

305481 и постоянная времени равна у R C <а макс

R Z

Составитель С. И. Белан

Текред 3. Н. Тараненко Корректор T. А. Миронова

Р еда; тор Ю. П оля кова

Заказ 2511/11 Тираж 473 Подписное

ЦНИИПИ Комитета по делам изобретений и открьпий при Совете Министров СССР

Москва, Ж-35, Раушскан наб., д. 4т5

Типографии, пр. Сапунова, 2

Согласно выражению (2) коэффициент усиления схемы равен

К= — =const 2

Множительно-делительное устройство является гибким vcTpoHcTBQM формирования требуемого характера зависимости постоянной времени от управляющего напряжения.

Множительно-делительное устройство 1 в предлагаемой схеме в установившемся режиме всегда имеет малый сигнал на входе, обеспечивающем операционное суммирование и, следовательно, всегда работает в одном и том же режиме независимо от величины сигнала управления. Поэтому диапазон изменения постоянной времени определяется задаваемым диапазоном изменения управляющего сигнала и не ограничен диапазоном работы мно5 жительно-делительного устройства.

Предмет изобретения

Блок регулируемого запаздывания для систем автоматического управления, содержа1г1 щий интегратор и множительно-делительное устройство, отличающийся тем, что, с целью упрощения устройства и расширения диапазона регулирования постоянной времени при постоянстве коэффициента усиления, в цепь

1р обратной связи множительно-делительного устройства включен интегратор, выход которого через резистор подключен к суммирующему входу множительно-делительного устройства.