Библиотека |

 

3I4204

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

Зависимое от авт. свидетельства М

Заявлено 31.111.1969 (№ 1327582/18-24) с присоединением заявки ¹

Приоритет

Опубликовано 07.IX.19?1. Бюллетень ¹ 27

Дата опубликования описания 31.1.1972

МПК С 06f 7/3S

G 06f 11/10

Комитет по цепам изобретений н открытий при Совете Министров

СССР

УДК 681.325.5:681.326.75 (088.8) Авторы изобретения

В. К. Маринов, M. И. Савина и В. П. Смирнов

Заявитель

АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО

Изобретение относится к области вычислительной техники, а имешю к арифметическим устройствам (АУ) цифровой вычислительной машины (ЦВМ) и может найти применение при создании надежных управляющих специализированных LIBM.

Известны арифметические устройства, содержащие регистры хранения операндов, сумматор параллельного действия с цепью сквозного переноса, схему определения контрольного кода результата действий над операндами, схему формирования (определения) контрольного кода по контрольным кодам операндов, схему сравнения контрольных кодов, запрещающую использование результата в случае несовпадения контрольных кодов. Однако в таких устройствах при неисправности одного электроэлемента, искажающей результат, выходные сигналы устройства нельзя использовать дальше без отключения схемы, в состав которой входит неисправный элемент.

Описываемое изобретение позволяет создать надежное арифметическое устройство, позволяющее при неисправности одного элемента цепей переноса или суммы получить правильный результат вычислений на том же сумматоре без отключения логической схемы, в состав которой входит неисправный элемент.

Это достигается тем, что в состав арифметического устройства введены схема формирования единичного сигнала и две схемы совпадения иа выходах каждого из регистров операндов, причем на первые входы первых схем совпадения подключен инверсный выход схемы сравнения, а на вторые — прямой выход соответствующего регистра операнда, на первые входы вторых схем совпадения подключен прямой выход схемы сравнения, а па вторые — инверсный выход соответствующего регистра операнда, выходы схем совпадения

10 подключены к входам сумматора, вход схемы формирования единичного сигнала соединен с выходом схемы сравнения, а выход — с Входом сумматора.

На чертеже приведена блок-схема арифме15 тического устройства.

Арифметическое устройство работает следующим образом. С регистра 1 храпения пергого о1-еранда х через схему совпадения 2 код х поступает на вход ячеек сумматора 3. С ре20 гпстра 4 храпения второго операнда g через схему совпадения 5 код у поступает иа второй вход ячейки сумматора.

В i-й ячейке сумматора формируется перенос в /+1-й разряд

П; i — — х у; /х,П, V у,П, и значение суммы t-го разряда результата

С,. = х,у,ПД х,Пг+ Q у,П;., т1,/П,.Пг, т, где x; — первый вход г-й ячейки сумматора;

30 у; — второй вход т -й ячейки сумматора;

Пт — третий вход i-й ячейки сумматора.

314204! !

Составитель И. Долгушева

Тсхрсд Л. Куклина Корректор Н. Рождественская

Редактор М. Аникеева

Заказ 3836 12 Изд. ¹ 1489 Тира>к 473 Подписное

11НИИПИ Комитета по делам пзобрстсний и открытий при Совете Министров СССР

Москва, Я(-35, 1заушская нао., д. 4j5

Типография, IIp. Сапунова, 2

В ячейке младшего разряда сумматора на вход П, подается «нулевой» код.

При несовпадении контрольного кода, формируемого схемой б по результату операции, с контрольным кодом, формируемым схемой

7 по контрольным кодам операндов, схема сравнения контрольных кодов 8 вырабатывает сигнал, по которому с регистра 1 хранения первого операнда через схему совпадения 9 инверсный код х поступает на вход ячеек сумматора 8, с регистра 4 хранения второго операнда через схему совпадения 10 инверсный код у поступает на второй вход ячеек сумматора.

В i-й ячейке сумматора формируется

17 + — х, у, „/ х, П, Q у, 17

С, = х, у, П, / х,П 1 / у,Пг+1 /П,П .ь1.

В ячейке младшего разряда сумматора на вход П; схемой формирования единичного сигнала 11 подается единичный сигнал П,.

Если возникает неисправность, из-за которой в разрядной ячейке сумматора на выходах вырабатывается постоянный сигнал независимо от кодов, поступающих на вход ячейки сумматора 8, то в одном из действий значение П; и С; совпадает с сигналом неисправной ячейки, и искажения результата операции не произойдет.

Предмет изобретения

Арифметическое устройство, содержащее регистры операндов, сумматор, схему определения контрольного кода результата, схему формирования контрольного кода результата

10 по контрольным кодам операндов, схему сравнения контрольных кодов, отличающееся тем, что, с целью расширения функциональных возможностей устройства, в него введены схема формирования единичного сигнала и по

15 две схемы совпадения на выходах каждого из регистров операндов, причем на первые входы первых схем совпадения подключен инверсный выход схемы сравнения, а на вторые— прямой выход соответствующего регистра опе20 ранда, на первые входы вторых схем совпадения подключен прямой выход схемы сравнения, а на вторые — инверсный выход соответствующего регистра операнда, выходы схем совпадения подключены к входам сумматора, 25 вход схемы формирования единичного сигнала соединен с выходом схемы сравнения, а выход — с входом сумматора.