Арифметическое устройство

 

ОЛ ИСАНИ Е

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

3I8 94!

Союз Советских

Социалистических

Республик

Зависимое от авт. свидетельства №

Заявлено 12Х11.1968 (№ )255202118-24) с присоединением заявки №

Приоритет

Опубликовано 28,Х.1971. Бюллетень № 32

Дата опубликования описания 24.1.1972

МПК G 061 7/50

Комитет по делам изобретений и открытий при Совете Министров

СССР

УДК 681.325.5(088.8) Автор изобретения

Б. М. Власов

Заявитель

АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО

Изобретение относится к области цифровой вычислительной технике и предназначается для использования в составе цифровой вычислительной машины (ЦВМ).

Известны арифметические устройства (АУ) параллельного действия, содержащие регистры множителя (частного), множимого (делителя), накапливающий регистр и схемы полусумматоров.

В известных устройствах регистры множителя (частного) и накапливающий регистр выполняют следующие основные пересылочные элементарные операции (ЭО): прием и хранение кода; выдачу кода в другие регистры; сдвиг кода в сторону младших и старших разрядов.

Выполнение и-ro числа 30 над кодом, хранящимся в регистре, можно осуществить с помощью двух вентилей и схемы парафазного управления этими вентилями. Схема парафазного управления или схема парафазного приема кода состоит из логических элементов типа «И» по числу выполняемых элементарных операций, схемы сборки «ИЛИ» и инвертора. Выходы схемы сборки и инвертора управляют потенциальными входами нулевого и единичного вентилей триггера регистра. На импульсные входы этих вентилей одновременно поступают исполнительные импульсы.

Недостатком такого устройства является большой объем оборудования.

Цель изобретения — сокращение оборудования и повышение надежности работы устройства.

Для достижения этой цели в предлагаемом арифметическом устройстве входы установки нуля триггеров i-го разряда каждого регистра через вентили соединены с выходом логического элемента «ИЛИ» схемы парафазного приема кода i-го разряда; входы установки единицы триггеров i-ro разряда каждого регистра через вентили соединены с выходом логического элемента «НЕ» схемы парафазно15 го приема кода i-ro разряда; выход триггера

i-го разряда накапливающего регистра соединен со входами первого элемента «И» (т — 1)-го разряда и четвертого элемента «И» (i+1) -го разряда схемы парафазного приема кода; вы20 ход триггера i-го разряда регистра множителя соединен со входами второго элемента

«И» (1 — 1) -го разряда и третьего элемента

«И» (i+1) -го разряда схемы парафазного приема кода.

25 На чертеже приведена функциональная схема трех разрядов арифметического устройства, на которой изображены:

1 — 9 — статические триггеры; 10 †27 установочные вентили; 28 — 80 — схемы полусум30 матора; 81 — 88 — схемы сборки («ИЛИ»);

318941

34 — 86 — инверторы («НЕ»); 37 — 48 — схемы совпадения («И»); 49 — шина приема информации в регистр множителя; 50 — шина приема информации в накапливающий регистр; 51 — шина приема информации в регистр множимого; 52 — шина разрешения сдвига кода накапливающего регистра вправо; 53 — шина разрешения сдвига кода регистра множителя вправо; 54 — шина разрешения сдвига кода регистра множителя влево; 55 — шина разрешения сдвига кода накапливающего регистра влево.

Рассмотрим связи между отдельными узлами и схемами арифметического устройства на примере i-го разряда арифметического устройства.

Как видно из чертежа, потенциальные входы вентилей 12, 18, 24 подключены к выходу схемы сборки 82. Потенциальные входы вентилей 18, 19, 25 подключены к выходу инвертора 85. Схемы совпадения 41 — 44 предназначены для разрешения выполнения элементарных операций в арифметическом устройстве. Входы этих схем совпадения подключены к шинам 52 — 55. Вторые входы этих схем соединены с выходами триггеров 4, 1, 8 и 6 соответственно.

Выходы схем совпадения 41, 42, 48, 44 подключены к схеме сборки 82. Выход схемы сборки 82 подключен ко входу инвертора 85.

Импульсные входы вентилей 10 — 15 подключены к шине 49, по которой поступает исполнительный импульс.

Вентили 16 — 21 и 22 — 27 подключены к шинам 50 и 51 соответственно.

Выходы схем полусумматоров 28 — 80 подключены к счетным входам триггеров 4, 5, 6 регистра сумматора. Кроме того, выход схемы полусумматора 30 подключен ко входу полусумматора 29 и т. д.

Рассмотрим работу устройства на примере выполнения операции умножения, так как эта операция содержит большое число ЭО, выполняемых арифметическим устройством.

Перед выполнением и посредственно умножения код числа, хранящегося в накапливающем регистре, пересылается в регистр множителя. Для пересылки кода по шине 52 подается разрешающий потенциал, на вентили

10 — 15 поступает исполнительный импульс.

Если в триггере 5 хранился код «единицы», то с выхода схемы совпадения 45 на схему сборки 38 поступит потенциал, который запретит прохождение исполнительного импульса через вентиль 14. Вентиль 15 (едпничный вход триггера 3) будет открыт, так как потенциал со схемы сборки поступает на вход инвертора 86 и открывает этот вентиль. Ncполнительный импульс, поданный на шину

49, занесет код накапливающего регистра в регистр множителя со сдвигом на один разряд вправо. После пересылки кода выполняется установка накапливающего регистра в нулевое состояние. Для этого на шину 50 подается импульс. Так как вентили 17, 19 и 21

15 г0 г5

З0

65 закрыты, а вентили 16, 18 и 20 открыты, то исполнительным импульсом триггеры 4, 5, 6 будут установлены в нулевое состояние.

Множитель принимается в регистр множителя с числовых шин. Для упрощения чертежа логические элементы «И», обеспечивающие прием кода с числовых шин, не приводятся.

Прием кода с числовых шин выполняется аналогично пересылке кода из одного регистра в другой.

После приема кодов множителя и множимого выполняется непосредственно умножение.

Первым тактом производится анализ состояния триггера младшего разряда регистра множителя. Если этот триггер находится в состоянии «единица», то выполняется суммирование и сдвиг регистра множителя вправо.

Если триггер находится в нулевом состоянии, то выполняется только сдвиг регистра множителя, а суммирование не производится.

Вторым тактом осуществляется сдвиг кода накапливающего регистра вправо. Для выполнения этой микрооперации на шину 52 подается разрешающий потенциал, а на импульсные входы вентилей 16 — 21 — исполнительный импульс. Если в триггере 4 хранится код единицы, то с выхода схемы совпадения 41 на схему сборки 82 поступит потенциал. Этот потенциал «закроет» вентили 12, 18, 24, и «откроет» вентили 18, 19, 25. Исполнительный импульс, поступивший на шину 50, сдвинет код накапливающего регистра на один разряд вправо. Далее цикл работы повторяется. Аналогично выполняется и операция деления, но сдвиги в регистре множителя и регистре сумматора производятся влево. Кроме того, код регистра делителя предварительно инвертируется или выдается в схему полусумматора обратным кодом.

Предлагаемое устройство дает экономию логических элементов в цепях управления триггерами почти в два раза по сравнению с рассмотренными вариантами для арифметического устройства, содержащего три регистра и выполняющего 10 — 12 элементарных операций.

Предмет изобретения

Арифметическое устройство параллельного действия, содержащее регистр множителя, накапливающий регистр, сумматор и регистр множимого со схемой парафазного приема кода, содержащей логические элементы «И», «ИЛИ», «НЕ», отличающееся тем, что, с целью сокращения оборудования и повышения надежности работы, в нем входы установки нуля триггеров i-го разряда каждого регистра через вентили соединены с выходом логического элемента «ИЛИ» схемы парафазного приема кода i-ro разряда, входы установки единицы триггеров i-го разряда каждого ре. гистра через вентили соединены с выходом логического элемента «НЕ» схемы парафазного приема кода 1-го разряда, выход триггера

i-го разряда накапливающего регистра соеди318941

Составитель И. Долгушева

Техред 3. Тараненко

Редактор Б. Нанкина

Корректоры: О. Зайцева и T. Китаева

Заказ 3833 1 Изд. 1494 Тира>к 473 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Мш астров СССР

Москва, К-35, Раушская наб., д. 4,:5

Типография, пр. Сапунова, 2 нен со входами первого элемента «И» (i — 1)-го разряда и четвертого элемента «И» (i+ I) -го разряда схемы парафазного приема кода, выход триггера 1-го разряда регистра множителя соединен со входами второго элемента «И» (i — 1) -го разряда и третьего элемента «И» (+I)-го разряда схемы парафазного приема кода.