Приоритетное устройство

 

33246I

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союэ Советскив

Социалистические

Республик

Зависимое от авт. свидетельства №

Заявлено 25.VI11.1970 (№ 1470063/18-24) с присоединением заявки №

Приоритет

Опубликовано 14.111.1972. Бюллетень № 10

Дата опубликования описания 25.IV.1972

М. Кл. 6 06f 9/18

Комитет по делам изобретений и открытий ори Совете Министров

СССР

УДК 681.326.3.33 (088.8) Автор изобретения

Л. Я. Приступа

Институт кибернетики АН Украинской С

Заявитель

ПРИОРИТЕТНОЕ УСТРОИСТВО

Устройство относится к вычислительной технике и может быть использовано в управляющих цифровых вычислительных машинах и устройствах дискретной автоматики.

Известны приоритетные устройства, построенные по регистровому принципу, в которых выделение и запоминание наиболее приоритетного сигнала происходит с использованием тригтерного регистра.

Недостатком такого устройства являются большие затраты аппаратуры, используемой для выделения и запоминания наиболее приоритетного сигнала.

Кроме того, быстродействие такого устройства ограничено последовательным во времени срабатыванием двух триггеров; триггера, в котором устанавливается наиболее приоритетная «1» и триггером, в котором сбрасывается менее приоритетная «1».

Устранение этих недостатков является целью изобретения.

Требуемый положительный эффект достигается путем замены в известном устройстве триггерного регистра инверторами, соединенными между собой логическими элементами

«ИЛИ».

Схема предлагаемого приоритетного устройства изображена на чертеже.

Она состоит из инверторов 1 — 8, приоритетных логических схем «И» 4 — б, логических схем «И» 7 — 9 занесения входных сигналов и логических элементов «ИЛИ» 10 — 12.

Инверторы соединены между собой так, что выход каждого пнвертора соединен через

5 элементы «ИЛИ» со входами всех остальных, справа стоящих, инверторов (инверторов сигналов меньшего приоритета) и через приоритетные схемы «И» и элементы «ИЛИ» со входами всех инверторов, слева стоящих (инвер10 торов сигналов большего .приоритета) . Это задает направление повышения приоритетности сигналов справа налево.

При необходимости задать противоположное направление приоритетности сигналов, 15 следует изменить характер межинверторных соединений на противоноложный.

Через элементы «ИЛИ» происходит также подача инверсных значений Х| — Хэ входных сигналов по командному сигналу А, поступа20 ющему в логические элементы 7 — 9.

Предложенное устройство .позволяет;выделять и запоминать наиболее, приоритетный сигнал из общего количества >г сигналов, поступающих в устройство (на чертеже >г = 3).

Устройство работает следующим образом.

Во время действия си гнала А через элементы «ИЛИ» 10 — 12 на входы инверторов

1 — 8 поступают инверсные значения Хь Х, Х, 30 входных сигналов. На выходе одного инвер332461

3 тора, соответствующего самой левой, а значит, и самой приоритетной «1» в прямых значениях Х вЂ” Х входных сигналов, устанавливается сигнал «единичного» уровня, который является выделенным приоритетным сигналом. Этот сигнал посту пает на входы всех справа стоящих инверторов через элементы

«ИЛИ» и .поддерживает на их выходах сигналы «нулевого» уровня. Кроме того, во время действия сигнала А, на выходах инверторов, стоящих слева от содержащего выделен-. ный сигнал, поддерживаются сигналы «нулевого» уровня «единичными» уровнями инверсных значений поступающих на их входы входных сигналов.

Это обеопечивает выделение наиболее приоритетного сигнала.

Во время действия сигнала А связи инверторов с инверторами, слева стоящими от них, заблокированы инверсным значением А командного сигнала в схемах «И» 4 — 6.

С исчезновением сигнала А эти схемы «И» включаются, и в приоритетном устройстве сигнал с выхода любого инвертора через элементы «ИЛИ» поступает на входы всех остальных.

Это обеспечивает запоминание установившегося на выходе одного из инверторов выделенного сигнала.

Действительно, этот сигнал «единичного» уровня поступает на входы остальных инверторов, обеспечивая на их выходах «нулевые» уровни сигналов, которые через элемент

«ИЛИ» поступают на вход инвертора с «единичным» выходным уровнем и поддерживают этот уровень с исчезновением входных сигналов.

При поступлении, например, на входы Х„

Х. и Хз приоритетного устройства сигналов

«1», «О», «О» (соответствующих прямым значениям этих сигналов «О», «1» и «1») по командному сигналу А на выходе инвертора 1 устанавливается сигнал нулевого уровня, вызванный поступлением на его вход входного сигнала Х вЂ” — «1». Сигнал «нулевого» уровня с выхода инвертора I посту пает на один из входов входного элемента «ИЛИ» инвертора

2, на два других входа которого поступают также сигналы «нулевого» уровня,,первый из которых является сигналом из схемы «И» 4, заблокированной сигналом А, второй является сигналом Х = «О».

15 го г5

4

Таким образом, на выходе инвертора 2 устанавливается сигнал «единичного» уровня, который поступает через элемент «ИЛИ» на вход инвертора 8 и устанавливает на его выходе «нулевой» уровень сигнала (происходит приоритетное подавление опра ва стоящих

«единиц»).

Выходной сигнал инвертора 2 является выделенным сигналом, обладающим наибольшим приоритетом (самой левой «единицей» в наборе сигналов Х вЂ” Х, в данном примере:

«О», «1», «1»).

С исчезновением сигнала А, т. е. по сигналу А, схема «И» срабатывает от «единичного» уровня сигнала с выхода инвертора 2 и поддерживает «нулевой» уровень сигнала на выходе инвертора 1,после прекращения поступления входных сигналов.

Таким образом, на выходе инвертора 2 запоминается выделенный наиболее приоритетный сигнал «единичного» уровня до поступления следующего набора входных сигналов и командного сигнала А.

Быстродействие предложенного устройства ограничено задержками по времени при последовательном прохождении сигнала через два инвертора (инвертора, на выходе которого устанавливается выделенный приоритетный сигнал и инвертора, на выходе которого сбрасывается запомнившийся сигнал от предыдущего цикла выделения), тогда как в известном устройстве эти задержки соответствуют последовательному во времени срабатыванию двух триггеров, то есть задержке сигнала в четырех инверторах, Недостатком устройства является необходимость подачи инверсных значений входных сигн алов.

Предмет изобретения

Приоритетное устройство, содержащее логические схемы «И», инверторы, входные логические схемы «И», выходы которых соединены со входами логических элементов

«ИЛИ», отличающееся тем, что, с целью уменьшения количества оборудования, выходы инверторов соединены через логические элементы «ИЛИ» со входами инверторов сигналов меньшего приоритета и через логические элементы «И», выходы которых соединены с входами логических элементов «ИЛИ», подключены ко входам инверторов сигналов большего приоритета..

Редактор Л. Утехина

Составитель В. Орлова

Техред А. Камышникова

Корректор E. Миронова

Заказ 1018/11 Изд. № 358 Тираж 448 Подписнос

UHHNIJN Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, Ж-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2