Реверсивный десятичный счетчик

 

374643

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз 1 .оветских

Социалистических

Республик

Зависимое от авт. свидетельства №

Заявлено 11.01.1971 (№ 1624023/18-24) с присоединением заявки ¹

Приоритет

Опубликовано 20.111.1973. Бюллетень № 15

Дата опубликования описания 1 VI.1973

М. Кл. G 06m 3/08

G 06f 7/38

G 03k 23/00

Комитет по делам изобретеиий и открытий ори Совете Министров

СССР

УДК 621.374.32(088.8) Авторы изобретения

М. М. Сухомлинов, Н. К. Ференец и В. Л. Барано

Институт автоматики

Заявитель

РЕВЕРСИВНЫЙ ДЕСЯТИЧНЫЙ СЧЕТЧИК

Изобретение относится к области автоматики и вычислительной техники и может быть использовано для построения различных автоматических и вычислительных устройств (подсчет количества производимой продукции за вычетом брака; сравнение количества двух входных воздействий, поступающих последовательно во времени; построение цифровых интегрирующих машин и т. п.) ..

В известных схемах реверсивных десятичных счетчиков большой емкости (коэффициент пересчета К)10о) оборудование растет пропорционально количеству разрядов счетчика. Помимо того известные схемы реверсивных счетчиков последовательного действия строятся, как правило, .в двоичной системе счисления, что требует применения преобразователя кодов чисел.

Цель изобретения состоит в построении простой схемы реверсивного десятичного счетчика большой емкости, оборудование которого практически не зависит от требуемого коэффициента пересчета, а результат фиксируется в десятичном виде как для отрицательных, так и для положительных чисел. В предлагаемом устройстве эта цель достигается путем выполнения схемы реверсивного десятичного счетчика большой емкости на базе линии задержки последовательного двоичного полусумматора, схемы коррекции, двух схем обратного кода и блока знака.

На чертеже изображен реверсивный десятичный счетчик большой емкости. Он состоит из линии задержки 1, последовательного двоичного полусумматора 2, двух схем обратного кода 8 и 4, схемы коррекции 5, элемента задержки на один период тактовой частоты б, схем «ИЛИ» 7, 8, схемы «И» 9, блока

10 знака 10 и блока синхронизации 11.

Блок знака 10 определяет режим работы реверсивного счетчика (сложение или вычитание .положительных 12 или отрицательных 18 входных сигналов) и фиксирует знак резуль15 тата. В случае суммирования выдается сигнал по первому выходу блока знака, соединенному со входом схемы коррекции 5 и входами схем обратного кода 3 и 4. В случае вычитания выдается сигнал по второму выходу бло20 ка знака, соединенному со вторым входом схемы коррекции 5. И в том и в другом случае выдается выходной сигнал блока знака 10 по третьему выходу, который соединен со входом схемы «И» 9, на второй вход которой посту25 пают выходные сигналы блока синхронизации

11. Выходные сигналы с других двух выходов блока синхронизации 11 поступают на вход блока знака и на вход блока коррекции. Помимо этого четвертый вход схемы коррекции 5

30 соединен с выходом первой схемы обратного

374643 (2) S = ХУ /ХУ, Z=ХY. (4) кода 8. Результат коррекции поступает на первый выход схемы 5, который соединен со входом линии задержки 1. Кроме этого в режиме сложения выдается сигнал по второму выходу схемы коррекции 5, соединенному с первым входом схемы «ИЛИ» 7.

Выход линии задержки 1 соединен с первым входом второй схемы обратного кода 4, второй вход которой соединяется с первым выходом блока знака 10. Выход схемы обратного кода 4 поступает на первый вход последовательного двоичного полусумматора 2, выход сигнала суммы которого соединен с первым входом схемы обратного кода 8. На второй вход первой схемы обратного кода 8 поступает сигнал с первого выхода блока знака

10. Выход сигнала переноса сумматора 2 соединен со вторым входом схемы «ИЛИ» 7, выход которой через элемент задержки б соединен с первым входом схемы «ИЛИ» 8. Второй вход схемы «ИЛИ» 8 соединен с выходом схемы «И» 9, первый вход которой соединен с третьим выходом блока знака 10, а второй— с блоком синхронизации 11. Выход схемы

«ИЛИ» 8 поступает на второй вход сумматора 2.

Линия задержки предназначена для получения и запоминания результата счета в двоично-десятичном коде. Величина задержки т между входом схемы коррекции 5 и выходом линии задержки 1 определяется по формуле (1)

f где и — количество десятичных разрядов;

f — частота тактовых сигналов.

Величина задержки т должна удовлетворять неравенству

Где 1 макс максимально возможная частота поступления входных счетных сигналов.

Так, для n=8 и f=250 кгпв величина задержки т согласно формуле (1) равна т ——

= 1,28. 10 — 4 сек= 128 мксек.

При таком значении т максимально возможная частота поступления входных счетных сигналов в соответствии с неравенством (2) не должна превышать 7,8125 кгпв.

Величина задержки т между входом и выходом линии задержки 1 определяется по формуле и для тех же значений f и а равняется т=1,2 10 — 4 сек=120 мксек.

Последовательный двоичный полусумматор

2 собран согласно известным логическим соотношениям

65 где S, Z, Х, У, Х и У вЂ” двоичные переменные сигнала суммы, сигнала переноса, прямые и инвертированные сигналы по первому и второму входам полусумматора соответственно.

Блок знака фиксирует знак результата, задает режимы работы устройства (сложение, вычитание, отсутствие счета, установка в исходное состояние).

Блок синхронизации .предназначен для выработки сигналов, синхронизирующих работу всего устройства.

В предлагаемой схеме реверсивного десятичного счетчика абсолютная величина результата хранится в обратном коде в двоичнодесятичной системе счисления 8421.

Рассмотрим работу блока счета в режиме сложения. В исходном состоянии или в режиме запоминания, которые могут предшествовать режиму сложения, двоично-десятичный обратный код абсолютной величины циркулирует без изменения по цепи: выход линии задержки 1 — вторая схема обратного кода 4— полусумматор 2 — первая схема обратного кода 8 — схема коррекции 5 —.вход линии задержки 1. Первый же входной сигнал, устанавливающий в блоке знака режим сложения, приводит к тому, что на первом и третьем выходах блока знака 10 установятся сигналы, которые переключат схемы обратного кода 8 и 4 в режим инвертирования. Поскольку с выхода линии задержки 1 поступает обратный код, то на выходе второй схемы обратного кода 4 установится прямой двоично-десятичный код, который поступит на первый вход полусумматора 2. Так как с третьего выхода блока знака посту пает разрешение на схему «И» 9, то сигнал младшего первого разряда Pl проходит через схему «И» 9, «ИЛИ» 8 на второй вход полусумматора.

Если во время действия первого разряда по первому входу полусумматора 2 также поступает код единицы, то согласно логическим выражениям (4) S=O, а сигнал переноса

Z=1 через схему «ИЛИ» 7, элемент задержки б и схему «ИЛИ» 8 поступит на второй вход полусумматора 2 уже во время действия сигнала второго разряда. Таким образом, двоичный код младшей тетрады увеличится на одну единицу. В результате на выходе полусумматора установится правильный результат в прямом двоично-десятичном виде, если число в младшей тетраде не превышает «9». Этот код первой схемой обратного кода 8 опять превращается в обратный двоично-десятичный код, который через схему коррекции 5 заносится в линию задержки 1.

Как только в младшей тетраде установится код десяти «1010», срабатывает схема коррекции 5 во время действия последнего (четвертого) разряда тетрады и на втором выходе схемы коррекции 5 появляется сигнал, который через схему «ИЛИ» 7 поступает по цепи переноса полусумматора 2 в младший разряд следующей (второй) тетрады.

374643

Сх хема коррекции 5 записывает единицы по месту нулей обратного кода, поступающего с выхода первой схемы обратного кода 8, благодаря чему в младшей тетраде будет код

«1111», который представляет собой обратный 5 код нуля, а в младший разряд второй тетрады поступит сигнал переноса, который суммируется с кодом второй тетрады. Коррекция в остальных тетрадах происходит аналогичным образом.

В режиме вычитания на первый вход полусумматора 2 поступит с выхода линии задержки 1 обратный двоично-десятичный код, а на второй вход сигнал первого разряда Pl.

В результате сложения, выполненного двоич- 15 ным полусумматором 2 по логическим уравнениям (4), на его выходе установится правильный результат, если в младшей тетраде числа, поступающего из линии задержки 1, была цифра отличная от нуля (кодируется 20 как «1111») . Полученный результат, пройдя без изменения первую схему обратного кода 8, запишется через схему коррекции 5 в линию задержки 1. Если в режиме вычитания в младшей тетраде числа, поступающего из ли- 25 нии задержки 1, записан нуль («1111»), то в результате, сложения в младшей тетраде образуется код «0000» и появляется сигнал переноса во вторую тетраду. По коду «0000» срабатывает схема коррекции 5 во время дейст- 3О вия старшего (четвертого) разряда тетрады, которая записывает по месту второго и третьего разрядов код единицы. Следовательно, в младшей тетраде вместо кода «0000» в линию задержки 1 запишется обратный код девятки

0110». Сигнал переноса |во второй тетраде

35 суммируется аналогичным ооразом, в резуль6 тате чего вырабатывается сигнал переноса в следующую тетраду и т. д., пока не поступит тетрада с кодом, в котором будет хотя бы в одном двоичном разряде «О», что вызовет прекращение распространения сигнала переноса.

Предмет изобретения

Реверсивный десятичный счетчик, содержащий блок синхронизации, полусумматор, блок знака, схему коррекции, один выход которой соединен с линией задержки, отличающийся тем, что, с целью повышения точности работы устройства, в него введены схемы обратного кода, логические схемы «ИЛИ», «И» и элемент задержки, причем входы схемы коррекции соединены соответствеш|о с блоком синхронизации, блоком знака и с первым входом схемы обратного кода, один выход схемы коррекции,соединен со входом линии задержки, а другой выход схемы коррекции подключен к одному из входов первой логической схемы

«ИЛИ», выход, которой через элемент задерж ки и вторую схему «ИЛИ» подключен к одному из входов полусумматора, другой вход которого соединен с выходом второй схемы обратного кода, второй вход которой подключен к линии задержки, а выходы полусумматора соединены с вторым входом первой схемы «ИЛИ» и со вторым входом первой схемы обратного кода, выход которой соединен с одними из входов схемы коррекции и блока знака, другой вход которого соединен с блоком синхронизации, подключенным к одному из входов схемы «И», выход которой соединен со второй схемой «ИЛИ», а выход блока знака соединен с другим входом схемы «И».