Цифровой интегратор

 

3ВЗИУ

OA ИСАЙ HE

ИЗОБРЕТЕЫИЯ

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Зависимое от авт. свидетельства №

Заявлено 18.Ч,1971 (PLb 1658629/18-24) М. Кл. С 06j 1/02

G 06g 7/18 с присоединением заявки №

Государственный комитет

Совета Министров СССР па делам изоеретений и открытий

Приоритет

УДК 681,332.35(088.8) Опубликовано 22.VI.1973. Бюллетень № 28

Дата опубликования описания 16,1.1974.

Авторы изобретения Г. О. Паламарюк, Е. М. Кашицын, М. Б. Никифоров, В. С. Новичков, И. И. Холкин и В. Б. Буланкин

Заявитель Рязанский радиотехнический институт

ЦИФРОВОЙ ИНТЕГРАТОР у=, ае 2"- Ax

2

1=!

1

Изобретение относится к области вычислительной техники и может быть использовано при построении цифровых интегрирующих машин, цифровых. дифференциальных анализаторов, различных цифро-аналоговых устройств для систем автоматического управления, частотно-импульсных вычислительных устройств и т. п.

Известен цифровой интегратор, состоящий нз регистра подынтегральной функции, в качестве которого при знакопеременном входном сигнале может быть использован реверсивный счетчик, опорного делителя частоты и двоичного умножителя.

Реверсивный счетчик представляет собой регистр подынтегральной функции р, значение кода которого определяется суммой поступивших на его вход сигналов Ар. Делитель частоты осуществляет деление опорной частоты F. и формирование на свободных выходах триггеров импульсных последовательF F F ностей с частотами =; —, °,—. Импульсы

2(2 2" сформированных последовательностей разнесены во времени и никогда не совпадают друг с другом. Тактовые импульсы, поступающие на вход делителя частоты с частотой F, представляют собой приращения независимой переменной Лх или /(t. Двоичный умножитель выполнен из и импульсно-потенциальных схем «И», на импульсные входы которых поступают -:прираЩения независимой переменF ной с частотами —., а на потенциальные—

2i выходы соответствующих триггеров регистра подынтегральной функции. Импульсы, проходящ ие через открытые схемы «И», подаются через схему «ИЛИ» на выход устрой)ства.

Если бы импульсы, выходящие из интегра1о тора, были размещены во времени равномерно, то число выходных импульсов было бы пропорционально времени н имело бы место равенство или при достаточно малом периоде чередования тактовых импульсов Лх

20 х

У=, ((l(h)Ch.: (2)

Однако известное устройство имеет кроме

25 погрешностей квантования дополнительную погрешность, обусловленную флуктуацией частоты выходных импульсов двоичного:умножителя.

При постоянном значении подынтеграль30 ной функции погрешность двоичного умножителя носит знакопеременный характер и за период младшей опорной частоты равный

2п усредняется, F

Максимальное значение мгновенной грешности определяется как Е, == — + — + — (— 1) 2

7 и 1

16 6 9 поЕмакс = 0>39 + Q>1671 (4) или

При изменении кода регистра подынтегральной функции, т. е. при подаче на его вход сигнала ЛР, частота следования которо о го в общем случае отлична от —,, усреднение выходной частоты двоичного умножителя, соответствующей каждому состоянию кода, не осуществляется, что приводит к появлению ошибки и ее накоплению. Погрешность, вызванная тем, что усреднение флуктуирующей частоты двоичного умножителя происходит за время, отличное от периода младшей опорной частоты делителя, появившаяся на каждом шаге интегрирования (периоде ЛP), суммируется и накапливается.

Причем величина погрешности возрастает с увеличением частоты следования сигнала Лр.

При подаче на вход интегратора сигнала

Лр, частота следования импульсов которого превышает младшую опорную частоту двоичF ного умножителя — (что чаще всего бывает

2>с в реальных системах), возникают дополнительные погрешности, вызванные тем, что за время существования каждого фиксированного состояния кода реверсивного счетчика не все его разряды успеют «опроситься» импульсами опорных частот, Цель изобретения — повышение точности работы цифрового интегратора.

Это достигается разбиением k-разрядного реверсивного счетчика на m групп, триггеры каждой из групп управляют по потенциальК ным входам работой — -разрядных двоичных умножителей, на импульсные входы которых с делителя частоты (количество разряК дов в нем сокращено от k до —, т. е. в ш т о о Fo раз) поступают опорные частоты —, —,...,—, 2m а выходные сигналы каждого из которых че5 рез — -разрядные делители суммируются с

К т выходным сигналом последующего. (к к) 6

В результате увеличения в 2 " раз младшей опорной частоты двоичного умно(к- — )

К жителя в 2 " раза возрастает частота

«опроса» триггеров регистра подынтеграль- 6

388277

4 ной функции, что приводит к повышению точности перехода от формулы (3) к формуле (4), т. е. численное интегрирование идет с более мелким шагом, а следовательно, более точно. Разбиение двоичного умножителя на т групп с меньшим количеством разрядов приводит к уменьшению максимальной погрешности в каждом из них в соответствии с выражением (3), где вместо k теперь необхозо мо поставить —, а постановка дополнитель.К т ных делителей обеспечивает ее снижение за счет сглаживания.

Следовательно, в результате некоторого изменения,структуры устройства, практически без увеличения количества оборудования, повышается точность его работы и расширяется диапазон изменения входного аргу. мента Лр.

-la чертеже показана схема цифрового ин2О тегратора.

Предлагаемое устройство состоит из регистра 1 подынтегральной функции, /г-разрядного опорного делителя 2 частоты, вЂ”К т

25 разрядных двоичных умножителеи г>, — -разК

>и рядных (m — 1) дополнительных делителей

К

4, — -разрядных (m — 1) линий 5 задержки, Ж

3p (m — 1) схем «ИЛИ» 6.

Шины входного аргумента ЛР соединены с входами регистра 1 подынтегральной функции, потенциальные выходы триггеров регистра — с потенциальными входами группы двоичных умножителей, импульсные входы умножителей — с выходами опорного делителя частоты, выход младшего из них — с входом дополнительного делителя частоты.

Выход дополнительного делителя частоты че4р рез линию задержки подключен к одному из входов схемы «ИЛИ», к второму входу схемы «ИЛИ» — выход следующего двоичного умножителя, а выход схемы «ИЛИ» — к входу дополнительного делителя частоты, выход

45 которого подсоединен .к цепочке из аналогичных схем. Выход последней схемы «ИЛИ», к одному из входов которой подключен выход старшего двоичного умножителя, является.выходной шиной устройства.

Устройство работает следующим образом.

В регистре 1 подынтегральной функции накапливается код Р. Устройство формирует выходной сигнал в соответствии с выражениями (1) и (2), т. е. выполняет те же функции, что и обычный двоичный умножитель, но с более высокой точностью. При этом младший разряд регистра подынтегральной функции управляет работой вентиля, коммуF тирующего частоту, делителя частоты. С

2п выхода младшего двоичного умножителя эта частота проходит (и — 1) дополнительный деи

5 литель 4 с коэффициентами деления 2 . В

388277

Предмет изобретения

+а, . 2 + а,2 ) =, ал,. р — 1 г" .

Ф

Х у= ал; 2л Лх = ) 3ах, 2

l=I о"

Составитель В. Орлова

Техред Л. Грачева

Редактор И. Грузова корректор Л, Орлова

Заказ 3302!5 Изд, № 1738 Тираж 547 Подписное

ЦНИИПИ Государственного комитета Совета Мшп1стров СССР по делам изобретений и открытий

Москва, )К-35, Раушская наб., д. 4, 5

Типография, пр. Сапунова, 2 результате, на выходе устройства младший разряд формирует частоту

F 1 F ао — аа г

2 " 2 " (m — 1) где ао — — О или 1 — состояние младшего разряда регистра подынтегральной функции.

Следующий разряд формирует на выходе

F устройства частоты а „,, и т. д.

В итоге выходной сигнал является суммой

àHалогичных составляющиx

О + 1 k — I + 2 4 — 2 +> ° ° +а/с — 1

2 2 2

F (й» i2 + ад g 2 — +,..., -+-а, 2 -+Количество импульсов на выходе устройства т. е. выходной сигнал устройства определяется выражением сходным с выражениями (1) и (2). Следовательно, предлагаемое устройство также является цифровым интегратором, 5 но с улучшенными точностными характеристиками.

10 Цифровой интегратор, содержащий регистр подынтегральной функции, опорный делитель частоты и т двоичных умножителей, отличающийся тем, что, с целью повышения точности вычислений, регистр подын15 тегральной функции выполнен из т групп, выходы каждой группы подключены к потенциальным входам соответствующего двоичного умножителя, импульсные входы которого соединены с опорным делителем частоты, вы20 ходы и-го двоичного умножптеля подключен через соответствующие дополнительный делитель и линию задержки к первому входу схемы «ИЛИ», второй вход которой соединен с (m — 1) -u двоичным умножителем, а выход

25 через соответствующие дополнительный делитель и линию задержки — с первым входом следующей схемы «ИЛИ», выход последней схемы «ИЛИ» подключен к выходу устройства.