Интегратор для параллельной цифровой интегрирующей машины с электронной коммутацией

 

А" М вЂ” И-Е

О П

ИЗОБРЕТЕНИЯ

Союз Coseteea

Социалистические

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Зависимое от авт. свидетельства №вЂ”

Заявлено ЗО.V1.1970 (№ 1456313!18-24) с присоединением заявки №вЂ”

Приоритет

Опубликовано 22Х1.1973. Бюллетень № 28

Дата опубликования описания 2З.Х.1973

М. Кл. G 06) 1/02

Комитет по делам изобретений и открытий гри Совете Министров

СССР

УДК 681.325.65 (088.8) Авторы изобретения

И. Л, Скролис и 10. В.,Чернухин

Таганрогский радиотехнический институт

Заявитель

ИНТЕГРАТОР ДЛЯ ПАРАЛЛЕЛЬНОЙ ЦИФРОВОЙ

ИНТЕГРИРУЮЩЕЙ МАШИНЫ С ЭЛЕКТРОННОЙ

КОММУТАЦИЕЙ

Изобретение относится к области вычислительной техники и может быть использовано при конструировании и разработке цифровых интегрирующих машин (ЦИМ) параллельнопоследовательного типа.

В последовательных цифровых интеграторах, параллельных ЦИМ с многоразрядными приращениями, обычно применяется алгоритм умножения младшими разрядами вперед.

Особенностью этого метода является то, что образование каждого последующего приращения интеграла возможно только после окончания процедуры перемножения текущего значения подынтегральной функции на приращение аргумента, При организации наиболее экономичной структуры электронной коммутации решающих блоков используется для передачи приращений всего один информационный канал.

В этом случае значительно увеличивается общее время вычислений из-за того, что в момент передачи приращений процесс интегрирования должен прерываться.

Для устранения этого недостатка цифровых интеграторов последовательного типа мо:кно применить алгоритм умножения на один разряд, начиная со старших, что позволяет формировать старшие разряды,приращений интеграла и передавать их,в другие интеграторы в процессе операции умножения, не дожидаясь ее окончания. Однако использование такого алгоритма сокращает лишь то время, которое отводится для коммутации р»шающих блоков, но не ускоряет сам процесс вычислений.

Цель изобретения — сокращение времени вычислений в последовательном цифровом интеграторе, предназначенном для ЦИМ napaëлельного. типа, использующей одноканальную

10 электронную коммутацию решающих блоков.

Это достигается путем использования алгоритма умножения одновременно на два разряда, начиная со старших, и такой организации структуры выходного устройства, которая

15 поз валяет кодировать и передавать между интеграторами по одному информационному каналу образующиеся в процессе умножения пары разрядов приращения и коды коррекции в переданные старшие разряды без пре20 рывания процесса вычислений.

На фиг. 1 показана функциональная схема такого интегратора; на фиг. 2 — таблица возможных значений кода коррекции старших разрядов приращений.

25 Предлагаемый интегратор содержит устройства ввода,приращений подынтегралной функции 1 и аргумента 2, первый накапливающий сумматор 8, регистр 4 приращений аргумента, устройство 5 умножения, второй

30 накапливающий сумматор б, регистр 7 остат388278 ков, блок 8 вывода, Интегратор подключен к информационному каналу 9.

Устройства 1, 2 и блок 8 управляются сигналами, поступающими по шинам 10, 11 и 12 из устройства управления ЦИМ, Устройства

1 и 2 осуществляют прием пар разрядов приращений подынтегральной функции и аргумента, коррекцию принятых величин и срормирование из ннх кодов приращений. Выход устройства 1 связан с перовым сумматором л, в котором накапливаются и хранятся текущие значения подынтсгральной функции. Выход устройства 2 соединен с входом регистра 4, где хранится код приращения аргумента. Этот код выдается в устройство 5 умножения парами разрядов, начиная со старших. Устройство умно кения предназначено для получения частичных произведений путем умножения значения подынтегральной функции, поступающего из первого накапливающего сумматора, на пары разрядов приращения аргумента в соответствии с алгоритмом умножения на два старших разряда. Выход устройства умножения соединен с входом второго сумматора б, в котором происходит накопление суммы частичных произведений. Из сумматора б пары знаковых разрядов каждой суммы частичных произведений поступают в устройство 18 памяти, а разряд, содержащий возможный перенос из знаковых разрядов,— в схему 14 коррекции, в которой он запоминается. Схема коррекции запоминает также знак частичного произведения, приходящий с выхода устройства умножения. Схема коррекции помимо функции запоминания формирует также код коррекции в соответствии с таблицей, показанной на фиг. 2. По сигналу, поступающему по ш ине 12, содержимое устройства памяти и код коррекции из схемы коррекции выдаются в информационный канал 9.

Со вторым накапливающим сумматором связан регистр, который хранит значение остатков, получаемых во втором накапливающем сумматоре, и выдает в него пары разрядов остатка, начиная со старших.

В таблице, изображенной на фиг. 2, в столбцах 15, lб приведены возможные комбинации знака частичных произведений, получаемых на выходе устройства умножения (столбец 15), и переноса из знаковых разрядов сумм на выходе второго накапливающего сумматора (столбец lб). В столбце 17 показан код коррекции переданных старших разрядов приращения. Этот код может принимать три значения +1; О; — 1.

Работает интегратор так, что вычисление приращения интеграла и передача этого приращения в другие интеграторы совмещены во времени. Это достигается путем такой организа ции вычислительного процесса, когда получение полного значения приращения интеграла осуществляется за несколько циклов, в каждом из которых определяется новая пара разрядов приращения и одновременно передается в другие интеграторы пара, вычислен5

50 у

65 ная в предыдущем цикле. В связи с этим под

lIlo.7IIûì шатом иl;тегрпрciBания поп .Iìàåòñÿ процесс формирования и передачи всего многоразрядного приращения, а под элементарным циклом гычпелений процесс формирования и передачи в другие решающие блоки пары разрядов II кода коррекции многоразрядного приращения, K началу ка кдого шага интегрирования интегратор приходит в такое состояние, при котором во входном устройстве 1 хранится приращение подынтегральпой функции, в регистре 4 — приращение аргу,lcIITB, в первом накапливающем сумматоре — предыдущее значение подыптегральпой функции, второй накапливающий сумматор и ячейки памяти блока вывода сброшены в пуль, а в регистре 7 хранится значение остатка. Этот остаток представляет собой те разряды произведения подынтегральной функции на все разряды приращения аргумента, которые остались после выделения из этого произведения всех разрядов приращения интеграла в предыдущем шаге интегрирования.

В первом цикле в первом накапливающем сумматоре происходит суммирование предыдущего значения подынтегральпой функции с приращением, поступающим из устройства ввода приращения подынтегральной функции, и передача нового значения подынтегральной функции на устройство 5, где осуществляется умнохкение этой величины на два старших разряда приращения аргумента (в первом цикле это знаковые разряды), выдаваемых из регистра приращения аргумента.

Полученное первое частичное произведение суммируется с содержимым второго накапливающего сумматора (в первом цикле это

Ну 7b) .

Два знаковых разряда полученной суммы представляют собой пару старших разрядов приращения, а в разряде, предшествулощем знаковым, хранится возможный перенос из знаковых разрядов — и для образования кода коррекции.

Этп три разряда вместе со значением знака первого частичного произведения в самом конце первого цикла записываются в ячейки памяти блока выгода, после чего содержимое второго накапливающего сумматора сдвигается на два разряда в сторону старших, а в освободившиеся младшие разряды записывается пара старших разрядов остатка из регистра остатков. На этом первый цикл заканчивается.

Во втором цикле содержимое первого накапливающего сумматора не изменяется, и поэтому вычисленное в первом цикле значение подынтегральной функции умнсжается в устройстве 5 па следующую пару разрядов приращения аргумента, выдаваемую из регистра приращения аргумента. После этого выполняются остальные операции, рассмотренные,при описании первого цикла.

К концу второго цикла ячейки памяти бло388278 ка вывода освобождаются, так как одновременно с вычислительными операциями этого цикла по сигналу на шине 12 происходит процесс передачи вычислений в предыдущем цикле па„из разрядов приращения и кода коррекции из блока вывода в информационный канал. Эта информация в соответствии с программсй коммутации интеграторов из информационного канала по сигналам, поступающим по шинам 10 и 11, проходит во входные устройства данного или других интеграторов, где осуществляется запоминание этой пары и коррекция старших разрядов приращения.

В конце гтсрого цикла в освободившиеся ячейки памяти блока вывода может быть записана новая информация о следующей паре разрядов приращения интеграла, В последующих элементарных циклах вычислений, кроме последнего, все эти процессы повторяются. Последний элементарный цикл вычислений для ка/кдого шага интегрирования является дополнительным, поскольку в этом цикле не проводится вычисление новой пары разрядов приращений. Во время дополнительного цикла происходит передача последней младшей пары разрядов приращения, вычисленной в конце предыдущего ци кла, сохраняется без изменения и передается в регистр 7 остаток, очищаются ячейки памяти блока вывода, устанавливается в нулевое состояние второй накапливающий, сумматор, во

Lf2 входных устройствах заканчивается формирование новых значений приращений подынтегральной функции и аргумента, и приращение из устройства 2 передается в регистр приращения аргумента. Таким образом, после окончания дополнительного цикла схема интегратора приходит,в исходное состояние, после чего начинается следующий шаг интегрирования.

Предмет изобретения

Интегратор для параллельной цифровой интегрирующей машины,с электронной коммутацией, содержащий блок вывода, устройства

15 ввода приращений подынтегральной функции и аргумента, входами подключенные к информационному каналу, а выходами соответственно через первый накапливающий сумматор и регистр приращений аргумента — к уст20 ройству умножения, выход которого соединен с вторым накапливающим сумматором, связанным с регистром остатков и через устройство памяти приращений интеграла блока вывода с информационным каналом, отличаю25 и ийся тем, что, с целью совмещения во времени процессов выч ислен ия и коммутации, в блок вывода введена схема коррекции, первый вход которой соединен с вторым накапливающим сумматором, второй — с устройст30 вом умножения, а выход — с информационным каналом.