Разряд двоично-десятичного сумматора

 

Взамен ранее изданного п 441562

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советскик

Социалистическик

Республик (61) Зависимое от авт. свидетельства (22) Заявлено 20.10.72 (21) 1840416/18-24 с присоединением заявки Ке (51) М. Кл. G 061 7/385

Совета Министров СССР по делам изобретений н открытий

Опубликовано 30.08.74. Бюллетень Ке 32 (45) Дата опубликования описания 09.01.78 (53) УДК 681.325.5 (088.8) (72) Автор изобретения

А. Г. Алиев

Научно-исследовательский и проектный институт по комплексной автоматизации нефтяной и химической промышленности (71) Заявитель (54) РАЗРЯД ДВОИЧНО-ДЕСЯТИЧНОГО СУММАТОРА

ГосУдаРственный комитет (23) Приоритет

Изобретение относится к области вычислительной техники и может быть использовано в двоично-десятичных сумматорах — вычитателях накапливающего типа.

Известен разряд двоично-десятичного сумматора, работающего в прямом коде и позволяющего прибавлять к числу, содержащемуся в сумматоре, положительное число. Известная схема разряда двоично-десятичного сумматора состоит из двоичного сумматора, узла переноса и преобразователя кода. Информационные входы разряда двоично-десятичного сумматора соединены с соответствующими входами двоичного сумматора, входы «Управление» и

«Перенос» разряда двоично-десятичного сумматора — соответственно с управляющим входом и входом переноса двоичного сумматора, а вход переноса двоичного сумматора — с первым входом узла переноса, выход которого связан с выходом «Перенос» разряда двоичнодесятичного сумматора и первой группой корректирующих входов двоичного сумматора.

Выходы разрядов двоичного сумматора подключены к первой группе одноименных информационных входов преобразователя кода, информационные выходы которого соединены с соответствующими выходами разряда двоично-десятичного сумматора, а выход переноса двоичного сумматора — к второму входу узла переноса.

Цель изобретения — расширение функцио5 нальных возможностей схемы разряда двоична-десятичного сумматора путем введения операции вычитания без преобразования кодов на регистрах ЦВМ.

Это достигается тем, что в разряд двоично10 десятичного сумматора введен узел переключения выходов двоичного сумматора, информационные входы которого соединены с соответствующими выходами разрядов двоичного сумматора, а его управляющий вход — с вхо15 дом «Сложение — Вычитание» разряда двоично-десятичного сумматора, причем выходы разрядов узла переключения выходов двоичного сумматора подключены к соответствующим разрядам второй группы входов преобра20 зователя кода, второй группы корректирующих входов двоичного сумматора и к группе корректирующих входов узла переноса.

На фиг. 1 показана блок-схема разряда двоично-десятичного сумматора; на фиг. 2—

25 принципиальная схема разряда.

Разряд двоично-десятичного сумматора содержит четырехразрядный двоичный сумматор 1, узел 2 переноса, узел 3 переключения

441562 выходов двоичного сумматора и преобразователь 4 кода.

Работает разряд следующим образом.

Шины -ro разряда входного кода числа Х, поступают на двоичный сумматор 1, кроме того, на двоичный сумматор подаются шины переноса от предыдущего и данного разрядов — q, < и q,, а также выходы узла 3 (переключателя выходов триггеров).

Сумматор 1 и узсл 3 выдают необходимые сигналы на узел 2 переноса. К узлу 2 также поступают шины переноса от предыдущего разряда q, ь С выхода узла переноса берется выходная шина, q ; — перенос -го разряда.

Шины выходного кода сумматора 1 подаются на узел 3, на управляющие входы которого проходит сигнал А. На вход преобразователя 4 кода поступают необходимые сигналы от сумматора 1 и узла 3.

Шины Y; -ro разряда выходного кода (результаты вычисления) берутся с выхода преобразователя кода.

В исходном состоянии в четырехразрядном двоичном сумматоре 1 содержатся цифры Z соответствующие значению Р ; -го разряда обратного кода числа P. Цифра Z ; в сумматоре может представляться в коде 8 4 2 — 1 или в сдвинутом относительно него коде (например, «плюс 6»).

Zr — Pr+ С, (1) где Р ; — цифра i-го разряда обратного кода числа Р;

С вЂ” величина сдвига кода сумматора относительно кода 8 — 4 — 2 — 1 (C=

=0 —:6).

В дальнейшем под Z ; понимается представлением цифры Р, в коде сумматора.

Код цифры Z, поступает на узел 3 инверсии кода, управляемого по входу А-признаком Х»,.

На выходе узла 3 получается четырехразрядный двоичный код числа

Zg Х,„=О (2)

15 — Zi Х,„= 1.

На схему подаются сигналы управления, по которым в сумматоре 1 происходит сложение цифр, подаваемых на его входы, — Z"„, Х;, q ; ь 6д, (по признакам q ; < и q ; в сумматор добавляются соответственно цифры 1 и 6) .

При Х„,=О сумматор 1 работает в обычном порядке. Если Х„,=1, код сумматора, подаваемый по цепям обратной связи на его вход, с помощью узла 3 инвертируется. Это приводит к тому, что результат сложения оказывается записанным в сумматоре в инверсном коде. Поэтому можно написать, что результат сложения Z", Х, -,, +6„ 1„Х..=О /—

15=ф+Х,+(1 +67 „Хзн = 1 цифра Г; в коде сумматора соответствует цифре У, i-го разряда обратного кода суммы

У, т. е.

YI = Vl — С. (4) По окончании как сложения, так и вычитания, в предлагаемом сумматоре оказываются

5 записанными в коде сумматора значения разрядов обратного кода суммы (разности).

При выдаче числа сигнал А подается кодом

У „=0 — в случае операции «Сложение» и кодом У»,— 1 — когда операция «Вычитание».

10 Таким образом, в десятичном разряде на вход преобразователя кода подаются коды цифр

Vz= Yi+C и

Y t+C Y,„=O /в

15 — (Y<+ C) Y,„= 1

Значения U; и V"; как функции У; и У», име20 ют вид

< Y,+С

9 — Y+С

YÄ+C ,6+Y С

Узн — 0

Y,„=1

Узн — О

Y,„ 1

VI = (5) Vi—

B преобразователе выполняется обратное преобразование

30 Yi — f (Vt, VI), На элементах 7ь 7г, 8ь 8г формируется

50 сквозной перенос между двоичными разрядами, а на элементах 9ь 9г, 10 образуется двоичная сумма кодов. На элементе 11 происходят прием и запоминание результата сквозного переноса.

55 На элементах 12 — 15 обеспечивается прием и запоминание результатов двоичного суммирования двух кодов — входного числа Х; и числа Р, содержащегося в двоичном сумматоре. Число Р может быть положительным или

60 отрицательным и является результатом предыдугцих операций.

На элементах 10г, 16ь 16г, 17 осуществляется переключение выходов двоичных триггеров при операциях «Сложение» и «Вычита65 ние». следовательно, на выходную шину У разряда поступает прямой код числа Y. Сложность преобразователя существенно зависит от значе35 ния С. В случае C=O и С=6 он является наиболее простым.

На фиг. 2 показан пример электрической принципиальной схемы одного разряда двоично-десятичного сумматора, построенной на

40 микросхемах серии К172. Пунктирными линиями выделены блоки, соответствующие фиг. 1.

На элементах 5> — 10> происходит процесс суммирования, а именно на элементах 5> и 5г

45 осуществляется прием входного числа Х; и сигналов переносов по шинам q ; и q, разрешенными соответственно тактами Т> и Тг.

441662

У;

Результат вычислений преобразуется на элементах 18, 19ь 192.

Формула изобретения

Разряд двоична-десятичного сумматора, состоящий из двоичного сумматора, узла переноса и преобразователя кода, причем информационные входы разряда двоично-десятичного сумматора соединены с соответствующими входами двоичного сумматора, входы «Управление» и «Перенос» разряда двоично-десятичного сумматора соединены соответственно с управляющим входом и входом переноса двоичного сумматора, вход переноса двоичного сумматора соединен с первым входом узла переноса, выход которого соединен с выходом

«Перенос» разряда двоично-десятичного сумматора и первой группой корректирующих входов двоичного сумматора, выходы разрядов двоичного сумматора соединены с первой группой одноименных информационных входов преобразователя кода, информационные выходы которого соединены с соответствующими выходами разряда двоична-десятичного сумматора, выход переноса двоичного сумматора соединен с вторым входом узла переноса, о тл и ч а ю шийся тем, что, с целью расширения функциональных возможностей, в него введен узел переключения выходов двоичного

10 сумматора, информационные входы которого соединены с соответствующими выходами разрядов двоичного сумматора, а его управляющий вход соединен с входом «Сложение — Вычитание» разряда двоично-десятичного сумма15 тора, выходы разрядов узла переключения выходов двоичного сумматора соединены с соот.ветствующими разрядами второй группы входов преобразователя кода, второй группы корректирующих входов двоичного сумматора и

20 группой корректирующих входов узла переноса.

441662

Юы4 Cix фиг хх .4 E

Я i77S т,т, Составитель Э. Сечина

Корректор Л. Котова

Тех ред P. Юсипова

Редактор И. Грузов а

Подписное

Типография, пр. Сапунова, 2

Заказ 124/14 Изд. № 110 Тираж 509

НПО Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, РК-35, Раушская наб., д. 4/5