Логическое запоминающее устройство

 

ои зл и оти и 6 ЬА

Gll NCAHHK

ИЗОБРЕТЕН ИЯ

Союз Советских

Социалистических

Республик (11) 507899

К АВТОРСКОМУ СВИДВТЕДЬСТВУ (61) Дополнительное к авт. саид-ву. (22) Заявлено24.05.74 (21}2028517l18-24 (51} N. Кл, G 11С 11/06 с присоединением заявки №вЂ”

Государственный нвмнтет

Совета Инннетров СССР вв донам нзобретеннй н вткрытнн (23) 1ьриоритет— (43) Опубликовано 25.03.763юллетень №11 (45) Дата опубликования описания 29.04,76 (53) УДК 681,327, .66(088.8) Е. П. Балашов, Е. Е. Владимиров, В. Г. Корчагин, Ю. Б. Садомов и Л. М. Хохлов (72} Авторы изобретения (f1} Заявители 1осударственное I союзное конструкторско-технологическое бюро по проектированию счетных машин и Ленинградский ордена Ленина элект отехнический инстит им. В. И. Ульянова (Ленина) (54) ЛОГИЧЕСКОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

1 . 1зобретение относится к вычислительной технике и может найти широкое применение в периферийных средствах АСУП, а также в вероятностных вычислительных машинах.

5;

Известны логические запоминающие уст-: ройства, содержащие накопитель на интегральных числовых ферритовых линейках, ; прошитых адресными шинами опроса и записи и разрядными обмотками считывания и 10, запрета, блоки усилителей воспроизведения, ! входы которых соединены с соответствующими разрядными обмотками считывания, а выходы - с блоком вентилей сдвига, блоки . выборки адресов, подк юченные к саответ- 15 ствуюшим адресным шинам опроса и записи, формирователи разрядного тока запрета первых и вторых операндов, соединелные с

; соответствующими обмотками запрета в каждом разряде, разрядные элементы "И", вхо 20 ды которых соединены с соответствующими выходами разрядного регистра и блока синхронизации, а выходы — с разрядными элементами ИЛИ, узел анализа знака, подг и .кпюченный к разрядному регистру, и узел 25!.4 анализа переполнения, соединенный с" блоками вентилей сдвига, Однако такие логические запоминающие устройства имеют сравнительно малую скорость выполнения арифметических операций.

При этом на реализацию цикла суммирования, являющегося основой выполнения всех арифметических операций, приходится двадцать один рабочий такт, что значительно снижает производительность устройства в целом.

Белью изобретения является повышение быстродействия логического запоминающего устройства.

Для этого предложенное устройства содержит генераторы тока первого и второго операндов, подключенные к соответствующим обмоткам запрета каждого операнда, а обмотки считывания первых и вторых апс рандов включены в кажд:;м разряде встречно.

На чертеже изображена логическое:мпоминаюшее устройство, выполняющее лрнфм .— тическио операции (cлажсние, вычитание, у.лпожение, деление).

507&99

Оно содержит накопн;" ль, вьнюлненный

HB и)ГГегральных числовых линейках 1 с ад" ресиыми шинами опроса 2, записи 3 и разряд.;ь1>..и обмотками считывания 4, запрета 5. Выходы блока усилителей воспроизведения 6 соединены с соответствующими разрядными обмотками считывания 4, а выõоды с блоком вентилей сдвига 7. Блоки выборки адресов 8 подключены к соответствуюшим адресным шинам опроса 2 и за16 писи 3. Формирователи разрядного тока запрета первых операндов 9 и вторых операндов 10 соединены с соответствуюшими обмотками запрета по каждому разряду в отдельнсж н, выходы которых объединены в

И группы первых операндов 11 и вторых операндов 12 и подключены к одноименным б генераторам тока 13 и 14. Разрядные элементы И 15, вь1ходы которых соединены с соответствующими выходами разрядного регистра 16 и блока синхронизации 17, соединены с разрядными элементами ИЛИ 18.

Узел анализа знака 19 подключен к разрядному регистру 16, а узел анализа переполиения 20 к блоку вентилей сдвига 7, Узел дополнительных элементов И подключен к блоку вентилей сдвига 7 и разрядному регистру 16.

Устройство работает следуюшим образом:

B исходном состоянии в AJ - ой ячейке накопителя, принадлежашей к группе ячеек первых операндов, хранится операнд У (У,....„У ), а второй операнд Х (X ...., Х ) хранится в Al -ой ячейке, прийадлежашей к группе ячеек вторых операндов.

Рассмотрим реализацию операции суммирования, на которой основаны другие арифметические операции: сложение, вычитание, умножение, деление, Алгоритм суммирования сводится к формированию и. разрядндго слова суммы Si, .йо mod. 2 и слова переносов pL + I, сдвинутому на один разряд влево. После получения первого слова суммы по IIIud 2 и слорд пбзреносов проводится анализ слова первцдроВ. Если PI.+g Ф О, то цикл сум.мирования повторяетсяб причем, операция поразрядного суммирования no mad 2 полняется между словом суммы по %0(i 2

H словом переносов„сдвинутому на один разряд в сторону старшнх рязрядовб При Р = О, процесс суммирования заканчивается.

4 гистра, узла анализа знака и блока синхроб низации.

Во 2-ом такте производится считывание

4j ячейки, содержимое которой поступает через блок усилителей воспроизведения и вентилей сдвига в разрядный регистр.

В 3-ем такте содержимое разрядного регистра (У) записывается обратно в ячейку Aj, при этом срабатывает генератор тока первого операнда 13 и соответствую- шие формирователи разрядного тока запрета первых операндов.

В 4-ом такте значение операнда У, храняшегося в разрядном регистре, сдвигается. на один разряд влево.

В 5-ом такте содержимое разрядного регистра (У) инвертируется и записывается в ячейку Aj + 1 аналогично 3-му такту.

В 6-ом такте разрядный регистр устанавливается в состоявшие "О".

В 7-ом считывается ячейка Al и содержимое ее зайоминается в разрядном регистре. 0

В 8-ом такте производится запись прямого кода содержимого разрядного регистра (Х) в ячейку Ai, при Ътом срабатывает генератор тока второго операнда 14.

В 9-ом такте инвертированный код (X) записывается в ячейку А) + 1, В 10-ом такте разрядный регистр устанавливается в состояние "О".

B 11-ом такте считываются ячейки 4j и 1(и, в результате встречного включения обмоток считывания (усилители воспроизведения 2-х полярные), в разрядный регистр записывается иервая сумма по тОЙ2, которая в следуюшем 12 такте заносится в ячейку AJ

В 13-ом такте обнуляется разрядный регистр.

В 14-ом считывается ячейка hj + 1 и

npoHoIBopHTcB сдвиг содержимого на один разряд влево, В результате этого в разрядном регистре будем иметь (. g Х ).

В 15-ом такте записывается в инвертированном виде содержимое из разрядного регистра в ячейку В оизводится анализ переноса. Если Р= (у 7 ) = О, то суммирование заканчивается, если P 4 О, то цикл суммирования повторяется.

В 16-ом такте проводится анализ переа полнения узлом 20.

11нкл суммирования реализуется за 16 55 рабочих тактов, что на 5 тактов меньше, .ем в приведенном прототипе.

В 1-оМ такте, как обычно перед .началом работь1, производится установка в состояние О" г«:ех триггеров разрядного реОперация сложения отличается от опеб рации суммирования только тем, что пробб изводится преобразование прямых кодов операндов в обратные и результат операции записывается сo своим знаком, т,е. преобразование нз обратного кода в прямой.

5078,99

Выполнение операции вычитания отличается от операции сложения тем, что у ъы, читаемого необходимо инвертировать знак.

Операция умножения выполняется в со ответствии с алгоритмом умножения наж,ная с младших разрядов со сдвигом частичного произведения вправо. В каждом цикле, умножения множимое либо Суммируется с, частичным произведением, если в соответ

, ствуюшем разряде множителя была едини1, ца, либо не суммируется, если в соответ; ствуюшем разряде множителя был нуль, При этом знак полученного произведения опре. деляется„как сумма по в9одулю 2 знаков . I., множимого и множителя, а затем нрисваи4 вается произведению, Значение младшего

; разряда множителя и окончание операции умножения определяется посредством соот . ветствующего узла дополнительных элементов И 21.

Формула иэобретения

С

Логическое запоминающее устройство, содержащее накопитель на интегральных числовых ферритовых линейках, прошитых ад, 6 ресными шинами опроса и записи и разрядными обмотками считывания н запрета, бло ки усилителей воспроизведения, входы кото . рых соединены с;соответствумжими разрядными "обмотками считывания, а ьыходы - с

I блбкам вентилей сдвига, блоки выборки ад, ресов, подключенные к соответствующим адресным шинам опроса и записи, формирователи разрядного тока запрета первых и вторых

1в операйдов, соединенные с соответствующими обмотками запрета в каждом разряде, разрядные элементы "И, входы которых соединены с соответствующими выходами разрядного регистра и блока синхронизации, а

: вы о ы - э я ыми лементами "ИЛИ"

15 хд срардн э ъ ., узел анализа знака, подключенный к разряд1 ному регистру, и узел анализа переполне ния, соединенный с блоком вентилей сдвиI га, (о т л и ч а ю щ е е с я тем, что,с

> I целью повышения быстродействия устройь ! ства, оно содержит генераторы тока первого и второго операндов, подключенные к соответствующим обмоткам запрета каждоpro операнда, а обмотки считывания первых щ :и:вторых операндов включены в каждом раз,ряде встречно.

50789 ..

Составитель 10. Розенталь

Техред i. Луговая Корректор Н. Зинзикова Редактор Н. Гутсон .Заказ 1 7 05 Тира> 7 23 Подписное

ЦИИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", ". Ужгород, ул. Гагарина, 101