Запоминающее устройство с блокировкой неисправных запоминающих ячеек

 

ОП И САНИ Е

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДИТИДЬСТВУ

Союз Советских

Со@иалистицеских

Республик (1 1),6О7 ООО (61) Дополнительное к авт. свнд-ву— (22) Заявлено13.08.74 (21) 2053142/18-24 (51) М. Кл.

6 11С 29/00 с присоединением заявки №вЂ”

Государственный квинтет

Совета Мнннстров СССР во делом нзооретеннй н открытнй (23) Гриоритет— (43) Опубликовано25.03.76.Бюллетень № 11 (45) Дата опубликования описание(29.04.76 (53) УДК 681.327..6(088.8) (72) Авторы изобретения

О. А. Терэяи и Л. М. Чахоян (71) Заявитель (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С БЛОКИРОВКОЙ

НЕИСПРАВНЫХ ЗАПОМИНАЮЩИХ ЯЧЕЕК

Йзоб йтение относится к запоминающим устройствам.

Известно запоминающее устройство с блокировкой неисправных запоминающих ячеек, содержашее адресный блок, соедиI ненный с накопителем, регистр, выходы которого подключены к блоку кодирования, соединенному с дешифратором, элементы

И;и: ИЛИ;

Однако в таком устройстве не корректируются двойные и многократные неисправности, появившиеся в ходе работы, что значительно снижает надежность его работы.

Предложенное устро} ство отличается от известного тем, что оно содержит дополнительный дешифратор и дополнительный накопитель, адресные входы которого подключены ко входам адресного блока, информационные входы — к выходам блока кодирования, а информационные выходы - ко входам дополяительного дешифратора, выходы которого соединены со вход*. }и регистра, выходы обоих дешифраторов соединены со входами элементов И, выходы которых .через первый элемент L ИЛИ:; подключены к одному управляюшему входу дополнитель, ного накопителя, информационные выходы

, которого через второй элемент ИЛИ со5 i единены с одним входом дополнительного ! элемента } И,:., другой вход которого подключен к выходу блока кодирования, а вы, ход соединен с другим управляюшим вхо1 дом дополнительного накопителя.

Зто позволяет повысить надежность ра1, боты устройства.

На чертеже приведена блок-схема предложенного запоминающего устройства с блокировкой неисправных ячеек (в приме15 ненни к постоянному эаиоминаюшему устройству, в котором допускается наличие до двух неисправных запоминаюших ячеек в слове) .

Устройство содержит адресный блок,сос20 тояший из регистра адреса 1 и дешифратора адреса 2, накопитель 3, регистр 4 с информационными 5 разрядами, б}юк кодирования (например, формировл}}ия кода

Хемми}}га) 6, дешифратор 7, допиши гелья5 ный накопитель 8, иопогц}иreль»}»й дс ши507900 фратор 9, элементы И . 10-12, первый и второй элементы ИЛИ 13 и 14 и.дополнительный элемент И ., 15. Накопитель 8 может быть реализован как в виде ассоциативного запоминающего устройства, так и в виде полноадресного оперативного запоминающего устройства.

Входы регистра адреса 1 и адресные входы накопителя 8 соединены с шинами кода адреса 16. Выходы регистра адреса 1 соединены через дешифратор адреса 2 с накопителем 3, выходы которого подключены ко входам регистра 4. Выходы регистра 4 подключены ко входам блока 6, а также к выходным информационным шинам 1 7, Информационные выходы

18 блока 6 подключены к информационным входам накопителя 8 и входам дешифратора 7, выходы которого соединены со входами регистра 4. Информационные выходы накопителя 8 соединены со входами дополнительного дешифратора 9, а выходы последнего подключены ко входам регистра 4. Соответствующие одним и тем же-информационным разрядам выходы дешифраторов 7 и 9 соединены со входами элементов И 10-12, выходы которых соединены со входами первого элемента ИЛИ 13, а его выход подключен к управляющему входу накопителя 8. Входы второго элемепта ИЛИ 14 подключены к информационным выходам накопителя 8, его выход соединен с одним входом дополнительного элемента И 15, другой вход которого соединен с выходом

19 блока 6, а выход подключен к управляющему входу накопителя 8. Сигнал многократной (двойной) ошибки выдается по ш1ше 20.

Работает устройство следующим обраЗОМ.

Код адреса одноврцменно подается на ,регистр адреса 1 и адресные. входы накопителя 8. При обращении по исправному адресу, работа устройства происходит как обычно: выбранное с помощью дешифратора адреса 2 слово из накопителя 3 поступает па регистр 4., а затем на выходные шины 17 и входы блока 6, В этом случае о корректирующая информация на выходах дешифраторов 7 и 9 отсутствует.

При возникновении в процессе опроса сбоя или повреждения в .запоминающей ячейке, приводящих к искажению информации в одном разряде слова, блок 6 выдает корректирующую информац1(5О, которая, пройдя дешифратор 7, исправляет инфор1.1ацию в регистре 4. Одноврел(ен11О с этим коррек 1 ируъ. 1((ая 11нфор!лаш151 От Олока 6 пООГу !а (5т 1!я Вход 11 а к Ош! 1 е; 151 8. и 10 (ll t б

И

4 налу одиночной ошибки по шине 20 от блока 6 заносится в него, На выходе дешифратора 9 при этом отсутствует какаялибо информация (все нули). Если накопитель 8 представляет собой ассоциативное запоминающее устройство, то в признаквой части его запоминается, кроме того, и адрес слова, в ъотором обнаружена ошибка; в случае оперативного запоминающего устройства корректирующая информация записывается по адресу, соответствующему коду адреса на шинах 16. При вторичном обращении по этому же адресу возможны два случая в зависимости от того, что было исправлено перед этим — сбой или отказ запоминающей ячейки. Пусть был исправлен отказ. Тогда при вторичном обращении по тому же адресу (при отсутствии новых

> отказов или сбоев) та же неисправная ячей- ка опять выдает неверную информацию в регистр 4. Однако, при этом накопитель 8 выдает записанную в него по этому адресу корректирующую информацию и дешифратор 9 исправит информацию в регистре

4, Так как сигнал дешифрато 9 поступает на регистр 4 не позже слова из накопителя 3, то блок 6 не обнаруживает ошибки, на выходе дешифратора 7 сигналы отсутствуют и на выходные шины 17 поступает исправная информация. При появлении в этом случае сбоя или неисправности в другом разряде савва (т.е. второй ошибки), она исправляется блоком б,тогда как первая:исправляетсяЪакопителем 8, Информация от блока 6 о второй ошибке не заносится в накопитель 8, чтобы не испортить хранимую в нем информацию о первой ошибке.

Итак„устройство имеет возможность исправить уже одновременно две ошибки в слове (при последовательном их появлении) r тогда как код Хемминга может исправить лишь одну. При появлении третьей ошибки или одновременно двух и более ошибок, данное устройство не может их корректировать и выдает по шине 20 сигнал многократной ошибки. Пусть по данному адресу первоначально была исправлена Ошибка от сбоя, тогда при вторичном Обрашейии по этому адресу (при отсутствии других новых ошибок вытом слове) на регистр 4 из накопителя 3 поступит исправная информация, однако Она сразу же исказится в том разряде, в котором был сбой в первый раз, так как инве11тиру5Ошая информация об 1 этох5 разряде была занесена по этому адре у в накопитель 8. Вследствие этого блок 6 также выд.1ст корр(5кт15ру5Од(уи 5(п(j)Oj)tv5UJfIIiO 110 1 (5 ВУ .5(О Р(i !РЯДУ Il 15ОПР(11Ц5Т

f;I.(ÕOè IÓ(| 15! 5(! ЛЗ!О: i 1 В !5(fl (. 5. I!! !!

50 этом на выходах дешифраторов 7 и 9, от, носящихся к этому разряду, возникнут одиI наковые состояния, которые поступят на один из алементов И: 10,11,12 и далее

I на алемент: ИЛИ 3, сигнал от которого

, осуществляет стирание корректирующей информации по данному адресу, Таким образом накопитель 8 освобождается от случайной информации сбоев и в нем хранит:; ся только информация об отказах. Если же после первого исправления информации от сбоя при вторичном обращении по этому адресу возникает еще одна ошибка, то

l, блок 6 реагирует как и в случае многократной (двойной) ошибки и выдает сиг: йал об атом по шине 20, Итак, данное устройство дает возможность одновременно автоматически исправлять до двух ошибок в слове. В случае

t необходимости увеличения корректирующей способности устройства в него нужно вве сти несколько накопи елей (типа накопителя 8) со своими дешифраторами, обеспе чив схемным путем оочередную запись корректирующей информации в них от блока 6, а также необходимо построить соответствующую схему стирания случайной информации от сбоев, В случае применения предложенного устройства в составе оперативного запоминающего устройства приведенную на чертеже блок - схему необходимо дополнить соответствующими схемами записи; длина

900 о 6

1 ъ слов в блоке 6 должна быть увеличена кч один разряд для хранения информации, за- носимой чри оперативной записи в испор, ченный разряд слова, 5, Формула изобретения

Запоминающее устройство с блокиров, кой неисправных запоминающих ячеек, со

: держащее адресный олок, соединенный с накопителем, регистр, выходы которого подключены к блоку кодирования, соедп ненному с дешифратором, элементы И и, ИЛИ; о т л и ч а ю ш е е с я тем, 15;, что, с целью повышения надежности рабо .ты устройства, оно содержит дополнитель: ный дешифратор и дополнительный накопи,тель, адресные входы которогб подключе,ны ко входам адресного блока, информа20 ционные входы - к выходам блока кодиро; вания, а информационные выходы — ко входам дополнительного дешифратора, выходы

; которого соединены со входами регистра, выходы дешифраторов соединены со входа5, ми элементов И, выходы которых через

1 первый элемент ИЛИ - подключены к одному управляющему входу дополнительного, накопителя, информационные выходы кото рого через второй элемент ИЛИ соединены с одним входом дополнительного эле, мента И, другой вход которого подклю; чен к выходу блока кодирования, а выход соединен с другим управляющим входом дополнительного .накопителя.

: 507900

Составитель В, Рудаков

Техред О. Луговая Корректор Н. Зинзикова

Реактор К, Гутсон

Филиал ИПП Патент", г. Ужгород, ул. Гагарина, 101 > 4705 Тираж 7 „ Подписное

lkMHHflH Государственного комитета Совета Министров СССР по делаь. изобретений и открытий

3.43035, Москва, Ж-35, Раушская наб., д. 4/5