Устройство для деления двоичных чисел с фиксированной запятой

 

например, даны делимое

А = 0,000100111000000, делитель В=0,000000000110001. А)В, в соответствии с п. 1, б алгоритма имеем:

0,000000000000000 000100111000000, проводим нормализацию влево делителя В и соответствующий ей сдвиг влево делимого:

0,000000000100111 000000000000000

0110001000000000 вого и второго дешифраторов — к входам, блоков управления и разрешения сдвига соответственно. Вход первого триггера соединен с выходом младших разрядов параллельного сумматора, нулевой вход первого триггера— с выходами первого и второго элементов «И».

Предложенное устройство реализует следующий алгоритм деления двоичных чисел с фиксированной запятой.

Берутся два п разрядных двоичных числа: делимое А, делитель В.

1. Делимое А сравнивается с делителем В. а) А(В, то устанавливается прямой код делимого А, справа от которого приписывается п нулевых разрядов Проводятся нормализация влево значения делителя В и соответствующий этой нормализации cëâ))г влево на lг разрядов значения делимого А. б) Если А)В, то берется прямой код делимого А, слева от которого приписывается и нулевых разрядов. Осуществляются нормализация влево значения делителя В и соответствующий этой нормализации сдвиг влево на

lг разрядов значения делимого Л.

2. Запомни)ается первый старший значащий разряд делимого А в аналогичном )-м разр»де частного, на его месте записывается нуль, а к полученноч)у числу приоавляется чнсг)о, на единицу большее ооратного кода нормализованного значения делителя, сдвинутого влево на число разрядов, на единицу меньшее номера позиции, которую занимала первая старшая значащая цифра в делимом, считая с (п+1)-"o разряда числа.

3. Запоминается очередной старнп)й зна вящий разряд вновь образованного чнсла, прибавляется к аналогичному L-му разряду частного, а на его месте записывается н ль, и к полученному числу прибавляется число, на единицу большее обратного кода нормализованного значения делителя, сдвинутого влево на число разрядов, на единицу меньшее номера позиции, которую занимала старшая значащая цифра вновь образованного числа, считая с его (и+1) -го разряда.

4. Проводятся операции, аналогичные ;)редыдущей, до появления нулей в п старши: разрядах числа. При этом к п младшим разрядам числа прибавляется число, на единицу большее обр атного кода нормализованного значения делителя. В случае появления в (и+)-м разряде числа единицы, она прибавляется к младшему разряду частного.

На этом операция деления чисел .заканчивается.

Пусть, 512469

Далее ооразуем число С, которое на едннн цу больше обратного кода нормализованного значения делителя: С=0,001111000000000.

Выполняем п. 2 а чгори гма

5 0,000000000100111 000000000000000

00111 1000000000 (формирование частного)

00000000000001110 100000000000000 0,000000000100000

Выполняем пп. 3 и 4 алгоритма, до появления нулей в n=15 старших разрядах числа

0,000000000001110 100000000000000 0,000000000100000

+ 1 111000000000 1

15 0,000000000001000 011000000000000 0,000000000101000

1 111000000000 1

0,000000000000010 010000000000000 0,000000000110000

11110000000000 + 1

0,000000000000000 101110000000000 0,000000000110010

В n=15 старших разрядах числа содержатся нули, поэтому к п=-15 младшим разрядам числа прибавляем число С

0,000000000000000 101110000000000

1III0000O0000 (11)ормироваи,Iå частного) 0,000i)0100)000000 000000000000000 0,000000i)00000000

50 + 1000000 000000 1

О, 000000001000000 00000000000(Н)ОО О, 000001000000000

+ 10:)0 000000000 1

55 0,000000000001000 000000000000000 0,000001001000000

+ I 000000000000 1

000000000000000 0,000001001001000

1000000000000 + 1

00000000000000001 (1

0,000000000000000

001000000000000 0,000001001001001

1000000000000

0,000000000000000 010000000000000

65 Результат деления: 0,000001001001001.

0,00000000000000 111101000000000

Так как в шестнадцатом разряде числа едп30 ница отсутствует, то значение частного, равное 0,000000000110010, остается неизменным.

Пусть теперь даны делимое

Л =- 0,000000010000000 и делитель В = 0,001110000000000, 35 Поскольку . 1(В, в соответств)ш с )!. 1. и алгоритма, имеем 0,000000010000000

000000000000000, проводим нормализацию влево делителя В и соответствующий ей сдвиг влево делимого

0,000001000000000 000000000000000

0,111000000000000

Далее образуем число

С == 0,001000000000000.

45 Проводим операцию дел)ен.)я, выполняя последую)цне ну).êòû алгоритма

512469

Схема устройства пре,!ставлена ия «р ге. кг

Устройство содержи l парялле.!ь!!! !й сумматор 1, содержащий и старших и и —,1 младших разрядов, сумматор 2 делителя (иа и разрядов), сумматор 3 частного («a и. разрядов), oлок 4 сдвига делителя, блок 5 формирования знака, счетчик 6, деши.1!рятор1! 7 и 8, генератор 9 импульсов, триггеры 10, 11 и 12, блок 13 управления, служащий для считывания обратного кода делителя и занесения единицы в сумматор частного, блок 14 разреигепия сдвига, используемый для сдвига делимого и делителя в соответствующих сумматорах, элементы «И» 15 — 19, элементы 20, 21, 22 задержки, вход 23 запуска, входы 24 делимого, входы 25 делителя.

Работает устройство следующим образом.

Значения прямого кода делимого с входов

24 подается па параллельный сумматор 1, одновременно на старшие и младшие разряды сумматора, а значение прямого и обратного кода делителя — с входов 25 на сумматор 2 делителя.

Импульс запуска устройства с входа 23 поступает на блок 4 сдвига делителя, считывая несдвииутое значение обратного кода делителя в сумматор 1. Таким образом, проводится вычитание из значения делимого значения делителя, т. е. анализ величин делимого и делителя.

Если делимое больше делителя, то триггер

12 устанавливается в единичное состояние, тем самым позволяя импульсу запуска, задержанному на элементе 21 (на время вычитания чисел), пройти через элемент «И» 16 и через элемент 22. Этот иъ!пульс разрешает считывание значения делимого из старших разрядоз сумматора 1 на младшие разряды сумматора, причем считывание проводится на триггеры младших разрядов сумматора, начиная со второго.

Перед считыванием импульс с выхода элемента «И» 16 устанавливает в нуль триггеры младших разрядов сумматора 1 и триггер 12, входящий в состав младших разрядов сумматора 1. Одновременно импульс с выхода элемента «И» 16 поступает иа установку 13 единичное состояние триггера 10, который разрешает прохождение импульсов с генератора 9 через элемент «И» 15 иа счетчик 6 и дешифратор 7. С дешифратора 7 импульсы сдвига подаются иа блок 14 разрешения сдвига. Этот блок состоит из двух элементов «И», управляемых со старшего (и-го) триггера сумматора 2 делителя. Блок 14 разрешает про;ождение импульсов сдвига через первый элемент

«И», в соответствии с алгоритмом деления, иа сдвиг делимого и делителя, в случае единичного состояния и-гo триггера сумматора 2 делителя.

При установке и-го триггера сумматора 2 в нулевое состояние, очередной импульс сдвига через другой элемент «И» устанавливает в нуль триггер 10, прибавляет единицу в младший разряд сумматора делителя и устаиавли5

65!

31!О1 !3 113 г!11 сие 1 и!1к (), Одllol313еме!!110 э 1 О7 же !!мп!, 1ьс 1!О13"!3одиг в едииич!Iос состояние триггер 11, который разрешает прохождение через элемент «И» 18 импульсов с генератора 9 через элемент «И» ия счетчик 6 и дешифратор 8.

С дешифраторя 8 импульсы, период которых равен времени одного сложешгя чисел 13 с i:3! ма 1оре 1, пос7 г3я!О7 ия вход Й.lol

3 частного.

Блок 13 управления работает тяк, что импульс деления, последовательно проходя через элементы «И» сквозного переноса, управляемые с единичных плеч триггеров старших разрядов сумматора 1, отыскивает первый наxo7ÿù1IéoII в единичном состоянии триггер старших разрядов сумматора, перебрасывает

его в нулевое состояние и поступает с выходной шины блока управления, соответствующей перебрясываемому триггеру, на вход o70ка 4 сдвига делителя и на вход соответствующего.l-гo разряда сумматора 3 частного.

В блоке 4 сдвига делителя импульс считывает в сумматор 1 (для сложе!шя) числа, иа еди!шцу большие значения обратного кода делителя, сдвинутого влево на единицу меньшего номера позици,l, которую занимали старшие значащие цифры в старших разрядах сумматора 1.

Сдвиг в блоке сдвига делителя осуществляется за счет соответствующей коммутации потенциа 7bIII I выходов триггеров сумматора делителя с импульс;!ыми выходными шинами блока управления в соответствии с изложенным алгоритмом ., å7åíèÿ чисел.

Следующий зя первым импульс с дешифратора 8 проводит аналогичные действия. Указанные операции выполняются до тех пор, пока не будут уста!.овлены в нулевое состояние все триггеры старших разрядов сумматора 1.

При этом очеред!1OII импульс с выхода дешифратора 8, пройдя сквозным переносом через элемент «И» блоха управления, поступает в блок сдвига делителя для считывания (в младшие разряды сум.,!атора 1) числа, которое ия единицу больше обратного кода делителя, я также переводит в нулевое состояние триггер 11.

В том случае, если в младшем разряде из старших разрядов сумматора 1 появляется единица, то этим же импульсом, через элемент 20 задержки и элемент «И» 19 (управляемый по потенциальному входу с младшего разряда старших разрядов сумматора 1). эта единица заносится в младший разряд сумматор а 3 частного.

Знак частного Образуется в блоке 5 формирования знака. На этом процесс деления шсел закаичивается.

В случае, если делимое меньше делите,7я, то импульс запуска, пройдя через элемент

«И» 17, управляемый с еди!!ичиого плеча триггера 12, устанавливает в пулевое состоя512469! !зд, м 1287

Заказ 1523/2

Тираж 804 Подписиос

Ц1-!ИИПк!

Типография, ир. Са л иова, 2 ние триггеры младших разрядов сумматора 1 и в единичное состояние триггер 10. Далее процесс деления проводится аналогично.

Таким образом, время выполнения операции деления двоичных чисел с фиксированной запятой является «плавающим» и зависит от абсолютных величин чисел, участвующих в операции.

Формула изобретения

Устройство для деления двоичных чисел с фиксированной запятой, содержащее параллельный сумматор с и старшими и n — 1 младшими разрядами, п-разрядные сумматоры частного и делителя, шины прямого кода делимого соединены с входами параллельного сумматора и блока формирования знака, шины обратного кода делителя соединены с входами сумматора делителя и блока формирования знака, шина запуска соединена с входом блока сдвига делителя и через первый элемент задержки с входами первого и второго элементов «И», другие входы которых .соединены с выходами первого триггера, выход тенератора импульсов соединен с входами третьего и четвертого элементов «И», другие входы которых соединены с выходами второго и третьего триггеров соответственно, выходы счетчика соединены с входами первого и второго дешифраторов, блок управления, блок разрешения сдвига, второй и третий элементы задержки, пятый элемент «И», о тл и ч а ю щ е е с я тем, что, с целью повышения быстродействия, входы старших разрядов параллельного сумматора соединены с выходами блока управления, блока разрешения сдвига, блока сдвига делителя, первого триггера и второго элемента задержки, входы младших разрядов параллельного сумматора соединены с выходами блока сдвига делителя, блока

5 разрешения сдвига, старших разрядов параллельного сумматора, первого и второго элементов «И», входы блока сдвига делителя соединены с выходами блока управления и сумматора делителя, выход !

О последнего соединен с входами блока управления и блока разрешения сдвига, вь|ходы которого соединены с входами сумматора делителя, счетчика, с единичным входом второго и с нулевым входом третьего

15 триггеров, единичный вход третьего триггера соединен с выходами первого и второго элементов «И», выход последнего соединен с входом второго элемента задержки, нулевой вход второго триггера соединен с выходом блока

20 управления, соединенным через третий элемент задержки с входом пятого элемента

«И», выход старших разрядов параллельного сумматора соединен через пятый элемент

«И» с входом суммато ра частного, с

25 другим входом которого соединен выход блока сдвига делителя, выходы третьего и четвертого элементов «И» соединены с входами первого и второго дешифраторов соответственно, входы счетчика соединены с выхо30 дами третьего и четвертого элементов «И», выходы первого и второго дешифраторов соединены с входами блоков управления и разрешения сдвига соответственно, вход первого триггера соединен с выходом младших разря35 дов параллельного сумматора, нулевой вход первого триггера соединен с выходами первого и второго элементов «И».

2Ф