Устройство деления чисел без восстановления остатка

 

О Il И С А Н И Е (п)вв з42

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистицеских

Республик

К АВТОРСКОМУ СВИДНИДЬСТВУ (61) Дополнительное к авт. свид-ву— (22) Заявлено 10.04.75(21) 2123858 24 с присоединением заявки № (23) Приоритет(43) Опубликовано 25 03 77Бюллетень № 11 (45) Дата опубликования описания 20.06,77 (51) M. Кл.о

&06 F 7/39

Государственный комитет

Саввтв Миннстрав СССР оо делам иаооретеннй и открытий (53) УДК 681.325 (088.8) (?2) Авторы изобретения

Ю. В. Шуленин, В. А . Кривего, Л. А. Шабунина и Н. И. Демина (71) Заявитель (54) УСТРОЙСТВО ДЕЛЕНИЯ ЧИСЕЛ БЕЗ ВОССТАНОВЛЕНИЯ ОСТАТКА

Изобретение относится к вычислительной технике и может использоваться в арифметических устройствах.

Известны устройства для деления без восстановления остатка, содержащие регистры делимого, делителя, частного, сумматор, схемы анализа знаков и логические элементы.

Однако известные устройства требуют большого количества оборудования. 1О

Наиболее близко к изобретению устройство, содержащее регистр делителя, подключенный к первому входу преобразователя кодов, выход которого подключен к первому входу сумматора, второй вход которого под- 15 ключен к выходу регистра делимого, блок анализа знаков, входы которого соответственно подключены к выходам старших разрядов регистров делимого и делителя, а выход блока анализа знаков подключен к второ-20 му входу преобразователя кодов и к входу младшего разряда регистра частного, элементы И и элементы ИЛИ.

Недостатками этого устройства являются методическая погрешность в случае, когда 25 делимое-положительное, а делитель - отрицательный; большое число цепей управления и большое количество аппаратуры.

Цель изобретений - повышение точности вычислений и надежности устройства, Это достигается тем, что в устройство введен блок коррекции частного, выход которого подключен к первым входам первого элемента И и первого элемента ИЛИ, второй вход которого подключен к первому управляющему входу устройства и к первому входу второго элемента И, а выход первого элемента ИЛИ подключен к входу младшего разряда сумматора, выход которого подключен к вторым входам элементов И, выходы которых подключены к соответствующим входам второго элемента ИЛИ, выход которого подключен к первому входу регистра частного, второй вход которого подключен к второму управляющему входу устройства и к первому входу регистра делимого, второй вход которого подключен к выходу регистра частного, входы блока коррекции частного подключены к выходам старших разрядов регистров делимого и делителя, 551642

На чертеже дана схема предлагаемого устройства.

Оно содержит регистр 1 делимого, регистр 2 делителя, регистр 3 частного, сумматор 4, преобразователь кодов 5, блок

6 анализа знаков, блок 7 коррекции частного, элементы И 8,9, элементы ИЛИ 10, 11.

Устройство деления предназначено для

10 деления чисел с фиксированной запятой, представленных в модифицированном дополнительном коде. Код делимого числа записывается в регистр 1, код делителя - в регистр 2.

В первом цикле на блоке 6 анализа знаков определяется знак частного: если знаки делимого и делителя совпадают, то в младший разряд регистра 3 частного записываеч ся "0", если знаки не совпадают- " I

Знак регистра 1 делимого запись;вается B блок 6 анализа знаков.

Со второго по (и+1) циклы, где т - число разрядов мантиссь". делимого и делителя, производится вычисление цифр частного, блок 25 анализа 6 анализирует знаки делителя и делимого (остатка). Если знаки делителя и делимого (остатка) не совпадают, то осуществляется сложение содержимого регист1 poa l- и 2 на сумматоре 4. Если знаки orи-30 иаковы, на сумматоре 4 происходит вычитание из делимого (остатка) делителя, при этом в цепь переноса младшего разряда сумматора 1 через элемент ИЛИ 11 поступает

Затем открывается элемент И 8, че- рез которь|й код сумматора 4 со сдвигом влево на один разряд поступает на информационные входы регистра 3. При подаче первого управляющего синхроимпульса с блока управления одновременно частное с регистра

3 перепись ваегся в регистр 1, а полу-ченный остаток из сумматора 4- в регистр 3 со сдвигом влево на один разряд. Вентили преобразователя кодов " запрещаются. Второй у правляющий синхроимпульс осуществляет 4 запись частного в регистр 3 со сдвигом влевс на один разряд и запись остатка в регистр 1, Знак регистра 1 отсылается в блок 6 анализа знаков. В результате сравнения знаков регистров 1 и 2 на блоке ана50 лиза знаков формируется цифра частногс.

Если знаки сопадают, тс в младший разряд регистра 3 частного записывается а если знаки не совпадают, то — "0", С целью уменьшения методической погрешно55 сти в конце операции, в случае, если делимое-положительно, а делитель - отрицательный, что запоминается в блоке 7 коррекции частного, осуществляется коррекция частного через элемент И 9. Частное переписывается в регистр 1, подачей первого управляющего синхроимпульса на вход регистра 1. К младшему разряду частного, записанного в сумматоре 4, через элемент И

VEIN 1l частного прибавляется единица и при подаче второго управляющего синхроимпульса скорректированное частное переписывается в регистр 3 частного через эле« мент И 9 прямой передачи кода сумматора на регистр 3.

Формула изобретения

Устройство деления чисел без восстановления остатка, содержащее регистр делителя. вь;ход которого подклю ен к первому входу преобразователя кодов, выход которого подключен к первому входу сумматора, второй вход которого подключен к выходу регистра делимого, блок анализа знаков, входы которого соответственно подключены к выходам старших разрядов регистра делимого и регистра делителя, а выход блока анализа знаков подключен к второму входу преобра« зователя кодов и ко входу младшего разряда регистра частного, элементы И и элементы ИЛИ, о т л и ч а ю щ е е с я тем, что, с целью повышения точности и надежности, в устройство введен блок коррекциии частного, выход которого подключен к первыь: входам первого элемента И и первого элемента ИЛИ, второй вход которого подключен к первому управляющему входу устройства и к первому входу второго элемента И, а выход первого элемента ИЛИ подключен к входу младшего разряда сумматора, выход которого подключен к вторым входам элементов И, выходы которых подключены к соответствующим входам второго элемента ИЛИ, выход которого подключен к первому входу регистра частного, второй вход которого подключен к второму управляющему входу устройства и к первому входу регистра делимого, второй вход которого подключен к выходу регистра частного, входы блока коррекции частного подключены к выходам старших разрядов регистров делимого и делителя.

Составитель В. Жуков

Редактор Л. Гребенникова Текред И. Асталош Корректор C- Волдижар

Заказ 125/26 Тираж 902 Подписное

ЫНИИПИ Госуларственного комитета Совета Министров СССР по делам изобоетений и открытий

113О35, Москва, Ж 35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, - !