Устройство для ортогонального преобразования цифровых сигналов по уолшу-адамару

 

OnИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСНОМУ СВЫДЕТЕДЬСТВУ

Союз Советских

Социалистических

Республик (11) 5 4О4 (61) Дополнительное к авт. свид-ву (22) Заявлено 29.10.75 (21) 2185890/24 (51) М. Кл.

G 06 F 15/20 с присоединением заявки №

Государственный камитет

Совета Мнннатрав СССР аа делам изобретений н открытий (23) Приоритет— (43) Опубликовано 25.04.77. Бюллетень № 15 (45) Дата опубликования описания 28.06.77 (53) УДК 681.325 (088.8) (72) Авторы изобретения

В. В. Лосев, А. А. Будько и В. Д. Дворников (71) Заявитель

Минский радиотехнический институт (54) УСТРОЙСТВО ДЛЯ ОРТОГОНАЛЬНОГО ПРЕОБРАЗОВАНИЯ

ЦИФРОВЫХ СИГНАЛОВ ПО УОЛШУ вЂ” АДАМАРУ

Изобретение относится к вычислительной технике и может быть использовано при передаче дискретных сообщений и команд для цифровой фильтрации.

Известно устройство ортогонального преобразования, содержащее три канала единичного преобразования, которые соединены последовательно и обеспечивают на выходе третьего канала получение коэффициентов преобразования по Уолшу от последовательности, составленной из восьми значений входного сигнала (1). Вход первого канала преобразования соединен с преобразователем аналогового сигнала в цифровой. Генератор тактовых импульсов и синхронизатор обеспечивают согласованную работу всех узлов преобразователя.

Индексатор предназначен для присвоения двоичного индекса (номера) получаемым коэффициентом преобразования. Каждый канал единичного преобразования включает четыре переключателя, арифметический блок, основной и вспомогательный блоки задержки. Отличие каналов преобразования касается их основных блоков задержки. Блок задержки первого канала содержит четыре разряда регистра сдвига. Кажпьih последующий канал преобразования содержит регистр с числом разрядов вдвое меньшим, чем предыдущий. Таким образом в рассматриваемом устройстве основной блок задержки в первом канале преобразования содержит 4 разряда, во втором — 2 и в третьем — 1.

На время первых четырех тактов переклю1ители первого канала преобразования установлены таким образом, что первые четыре цифры от преобразо вателя аналог-цифра поступают в основной блок задержки, а цифры, содержащиеся в основном

1п блоке задержки, поступают через вспомогательный блок задержки на выход канала преобразования.

До конца работы преобразователя основной блок задержки установлен в нулевое состояние, поэтому в первые четыре такта на выходе первого канала

1н преобразования цифр не будет. На следующие четыре такта переключатели первого канала преобразования устанавливаются в другое положение.

Цифры, которые были записаны в основном блоке задержки вместе со следующими четырьмя цифрами от преобразователя аналог-цифра, поступают в арифметический блок. Арифметический блок вычисляет суммы и разности поступающих чисел, т.е. сумму и разность первого и пятого числа, второго и шестого и т.д. Суммы поступают на выход канала { преобразования, а разности — в основной блок эЫ404 задержки. После то)О, как первые четыре суммы поступили на выход первой ступени преобразования, переключатели устанавливаются в предыдущее состояние и разности, записанные в основной блок, через вспомогательный блок задержки поступают на выход канала преобразования. Далее работа первого канала повторяется. Второй и третий канал ра(эотают так >ке, как и первый, только переключатели коммутируются соответственно вдвое и вчетверо чаще. На выходе третьего канала преобразования последовательно получаются коэффициенты преобразования по Уолшу от последовательности, составленной из первых восьми значений

ВХОДНОГО СИГНаЛа, ЗатЕМ От СЛЕчУЮЩ)(Х ВОСЬМИ И т.Д.

Это устройство отличается сложностью конструкции.

Наиболее близким по технической сущности к изобретению является устройство, содержащее блок управления и в каждом канале два блока задержки и арифметический блок, управляющий вход которого подключен к соответствующему выходу блока управления, вход устройства подключен к входу первого блока задержки и к первому входу арифметического блока первого канала (2). Канал единичного преобразования на первом этапе преобразования содержит первый блок задержки, в котором проиэвоцится задержка дискретного сигнала на время, равное такту следования дискретного с(!гнал(1. Лрифмеп!ческий блок праги азиачеи дня получения суммы и разно,ти входного и выходного сиг(галов с первого блока задержки. Второй блок задержки осуществняе l задержку разноси(ого сигнала с выхода арифметического блока на время, равное времени эа-. (ержки в первом блоке задержки, и )алержку чисел вцвэе больших, чем в первом блоке задержки.

Вь(я,(ные сигналы и устройс)ве выдаются таким образом, что суммарный сигнал от арифметического блока и разностный сип(ан от второго блока задержки чередуются с временным интервалом, равным времени задержки в блоках задержки. На каждом последующем этапе преобразования канал единичного преобразования содержит блоки задержки на время в.(вое боныцее, чем на предыдущем этапе, и дн((храпения чисел в (вое больших, чем на предыдущем этапе. Число этапов преобразования зависит от длины, обрабатываемого дискретного сигналa ини От ()op»u(a преобраэсваиия.

Блоки задержки выполняются на регистрах сдвига. Для задержки многоразрядных п(сел неОбходимо соеди1!ять параллел)>1(0 несколько регистров сдвига. В каждом канале еци)ц! ного преобразования второй блок задержки, снужа(ций для задержки раэцостиого си Eiava, цонжеи иметь число регистров соединенных пара)неньно )га огвш больше, чем первый блок, .гак как ои должен 3 I ((. ())I(E(B<)(b I)I C!1;1 )):)I!() б(;Ui>i)IIIL, «. м )(с »)1,:Й блок эа)((. ()Жк)1. 11е;Iос!:11),().,! )(ОГО ), с! )01(с!)га ЯВ Iяет(Я

ЕГО С )ОЖНОС(1) И IIII I)) I ГУ! !,1 i 1 РО.. !()3:ii;(? Л Ь, Цел ь изобретения — y(E роще ние устройства.

Это достигается тем, что в устройстве выход арифметического блока каждого канала, кроме последнего, подключен к входу первого блока

5 задержки и первому входу арифметического блока последующего канала, выход первого блока задержки в каждом канале подключен к второму входу арифметического блока и через второй блок задержки — к третьему входу арифметического

1О блока. Выход арифметического блока последнего канала соединен с выходом устройства.

На фиг. 1 дана схема устройства; на фиг. 2— график последовательности вычислений.

Последовательно соединенные каналы единич15 ного преобразования содержат два блока задержки

1, — 1э,21 — 2э и арифметический блок 3(— Зэ.

Управляющие входы арифметических блоков подключены к выходам блока управления 4; вход устройства обозначен цифрой 5, а выход цифрой 6.

Блоки зацержки в первом канале единичного преобразования задерживают входной дискретный сигнал на один такт каждый. Блоки задержки в каждом последующем канале осуществляют задержку в два раза большую, чем в предыдущем канале.

Рассмотрим работу устройства на примере устройства дпя ортогонального преобразования порядка равного 8 (см. фиг. 2). В этом случае блоки задержки первого канала имеют один разряд

Зо регистра сдвига, второго канала — два, а третьего канала — четыре. С гастотой тактовых им((ульсов значения дискретного сигнала последовательно поступают на вход первого канала. Арифметический блок производит поочеред(го суммирование знаМ чений сигнала с выхода и входа первого блока задержки и вычитание значений сигнала с выхода и входа второго блока задержки.

Значения суммы и разности поступают во второй канал преобразования, где производятся

4О аналогичные вычисления, но задержки каждого блока и разрядность сумл!ируемых и вычитаемых числе возрастает вдвое, Блоки задержки в каждом канале имеют одинаковое число регистров сдвига соединенных па45 раллельно, поскольку второй блок задержки, в огни (ие от иэвес111ого устройства, задерживает те же числа, что и первый блок задержки. Это приводит к упроше)в((о устройства.

Наряду с этим упроцгается и реализация ариф@ метических блоков поскольку суммирование и в(,)чии)!ис чисел производится поочередно.

Формула изобретения

Устройство дня ор (Ого)сального преобразования

))II(f)))()E3b))(cHI EIHJEoB IIo УО)()иу — Л)1!)ма )у, < oцержашее 6лок управления и в каж:ц)м к 1)(a!1(. два блока э)(цержк)! и ари(1)мет)(ческий блок, управляющий

g1 ВХОЛ КО I()POI О ИОЦКЛЯ(ЧСИ К (:ОО)естетВУЯЯЦЕМУ

5SS4O4 выходу блока управления, вход устройства подключен к входу первого блока задержки и к первому входу арифметического блока первого канала, отличающееся тем, что, с целью упрощения устройства, в нем выход арифметического блока каждого канала, кроме последнего, подключен к входу первого блока задержки и первому входу арифметического блока последующего канала, выход первого блока задержки в каждом канале подключен ко второму входу арифметического блока и через второй блок задержки — к третьему входу арифметического блока, выход арифметического блока последнего канала соединен с выходом устройства.

Источники информации, принятые во внимание при экспертизе:

1. Патент США N4 3742201, М.Кл, G 06 F 7/38, 15/34, 1973 г.

2. Патент CIIIA У 3792355, М.КлЛ Н 04 J 3/18, 1п 1974 г. (прототип), Вычитание

Сложена

Фиг 2

С оставитель А. Же ре нов

Тскреи Н. Бабурка

Корректор И. Гоксич

Редактор Е. Гончар

Заказ 459/23

Филиал ППП "Патент", г. Ужгород, ул. Проскзнан, 4

Тираж 8! 8 Подиисное

ЦНИИПИ Государственного комитета Совета Министров СССР (Io делам изобретений и открьпий

1l 3035, Москва, Ж-35, Раугиская наб., л. 4/5