Делитель на 5

 

О П И (. А Н И Е

ИЗОБРЕТЕНИЯ ii) 558405

Союз Советских

Социалистических

Респубпнк

Х АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 13.02.76 (21) 2322177/21 с присоединением заявки ¹ (23) Приоритет

Опубликовано 15.05.77. Бюллетень № 18

Дата опубликования описания 27.06.77

Государственный комитет

Совета Министров СССР по делам изабретений и открытии (53) УДК 621.374.4 (088.8) (72) Авторы изобретения

В. А. Грехнев и И. М. Мринский (71) Заявитель (54) ДЕЛИТЕЛЪ HA 5 ничному входу второго коммутационного триггера, при этом выход элемента И вЂ” НЕ второго разряда соединен со входом элемента И вЂ” HE третьего разряда и с единичным входом триггера памяти второго разряда, единичный в. . ход которого подключен ко входу элемента

И†HE третьего разряда, выход которого соединен с единичными входами триггеров памяти второго и третьего разрядов, а нулевой вы10 ход триггера памяти третьего разряда подключен к нулевому выходу триггера памяти второго разряда. Однако такое устройство также содержит сравнительно большое количество элементов И вЂ” HE, большое число межразрядных связей и, следовательно, обладает невысокой надежностью. Кроме того, оно содержит большое число триггеров памяти, поэтому велика вероятность случайного сбоя устройства.

Целью изобретения является повышение надежности раооты устройства.

Для этого в предлагаемом делителе выход элемента И†HE первого разряда соединен с единичным входом первого коммутационного

25 триггера, единичный выход которого подключен ко входам элементов И вЂ” НЕ первого и второго разрядов и к нулевому входу триггера памяти третьего разряда, а нулевой выход — ко входу элемента И вЂ” НЕ второго раз30 ряда, выход которого соединен с нулевым вхоИзобретение относится к автоматике и вычислительной технике и может быть использовано в устройствах, где необходимо деление последовательности импульсов на 5.

Известны делители частоты на 5, выполненные на триггерах. с раздельными входами и элементах И вЂ” НЕ.

Первое из известных устройств содержит 15 элементов И вЂ” НЕ и состоит из триггеров памяти, коммутационных триггеров и дополнительных элементов И вЂ” НЕ. Недостатком этого устройства является большое количество ооорудования и низкая надежность устройства.

Второе из известных устройств более совершенно и содержит три разряда, каждый из которых содержит триггер памяти и элемент

И вЂ” НЕ, и коммутационные триггеры, причем к входной шине подключены единичный вход первого коммутационного триггера, нулевой вход второго коммутационного триггера и входы элементов И вЂ” НЕ второго и третьего разрядов, единичный выход первого коммутационного триггера подключен к нулевому входу триггера памяти первого разряда и к нулевому входу второго коммутационного триггера, единичный выход которого соединен с нулевым входом первого коммутационного триггера, а нулевой выход — с единичным входом триггера памяти первого разряда, единичный выход которого подключен к еди(51) Ч. Кл.- "Н 03 К 23 i 02

558405

15 дом триггера памяти первого разряда и с «улсвым входом первого коммутационного триггера, прп этом нулевой выход триггера памяти третьего разряда подключен ко входам элементов И вЂ” HE первого и второго разрядов, «улевой выход триггера памяти второго разряда — к нулевому входу первого коммутационного триггера, другой нулевой вход которого соединен с выходом элемента И вЂ” HE третьего разряда.

1-1а чертеже представлена структурная электрическая схема предлагаемого делителя.

Устройство содержит элементы 1 — 3 И вЂ” HE, элементы 4 и 5, б и 7, 8 и 9 И вЂ” HE, образующие соответственно триггеры памяти первого, второго и третьего разрядов, элементы 10 и

11, 12 и 13 И вЂ” НЕ, образующие коммутационные триггеры, входную шину 14 и выходную шину 15.

Устройство работает следующим образом.

В исходном состоянии триггеры памяти всех разрядов находятся в нулевом состоянии, а тактирующий сигнал, поступающий на вход«ую ши«у 14, отсутствует (равен логическому нулю). В этом случае на выходах элементов

2, 3, b, 8, 10, 11, 12, 13 будет сигнал, равный логической единице, на выходах остальных элементов будет сигнал, равный логическому нулю. (; приходом первого тактирующего импульса открывается элемент 12 и на его выходе появляется сигнал, равный логическому нулю, который устанавливает триггер памяти первого разряда в единичное состояние. Наличие связи с выхода элемента 12 на вход элемента 13 препятствует появлению на выходе элемента 13 сигнала, равного логическому нулю в момент действия тактирующего сигнала. (1осле окончания действия тактирующего сиг«ала на выходе элемента 13 появляется сигнал, равный логическому нулю, а на выходе элемента 10 — сигнал, равный логической единице. Поэтому с приходом второго тактирующего импульса логический нуль появляется на выходе элемента 2, который устанавливает триггер памяти второго разряда в единичное состояние, а триггер памяти первого разряда — в нулевое. Наличие связей с выхода элемента 2 на входы элементов 10 и 3 препятствует появлению на выходах этих элементов сигнала, равного логическому нулю в момент действия тактирующего сигнала. После окончания действия второго тактирующего импульса на выходе элемента 10 появляется сиг«ал, равный логическому нулю, и поэтому с приходом третьего тактирующего импульса логический нуль появляется на выходе элемента 3, устанавливая триггер памяти третьего разряда в единичное состояние. Сигнал, равный логическому нулю, с нулевого выхода триггера памяти третьего разряда (элемент

8) устанавливает в нулевое состояние триггер памяти второго разряда. Наличие связи с выхода элемента 3 на входы элементов 7 и 12 препятствует появлению на выходах этих схем логического нуля в момент действия тактиру25

65 ющего сигнала. С приходом четвертого тактирующего импульса открывается элемент 12, устанавливая триггер памяти первого разряда в единичное состояние. После окончания действия тактирующего импульса подготовлен«ым к срабатыванию оказывается элемент 11, поскольку на выходах элементов 1 и 10 логическая единица. Следовательно, с приходом пятого тактирующего импульса на выходе элемента 11 появляется сигнал, равный логическому пулю, который поступает на выходную шипу 15 и возвращает схему в исходное состояние, устанавливая триггеры памяти первого и третьего разрядов в нулевое состояние.

Таким образом, на пять входных импульсов схема выдает один выходной импульс, т. е. осуществляет деление на 5.

Формула изобретения

Делитель на 5, содержащий три разряда, каждый из которых содержит триггер памяти и элемент И вЂ” НЕ, и коммутационные триггеры, причем к входной шине подключены единичный вход первого коммутационного триггера, нулевой вход второго коммутационного триггера и входы элементов И вЂ” НЕ второго и третьего разрядов, единичный выход первого коммутационного триггера подключен к нулевому входу триггера памяти первого разряда и к нулевому входу второго коммутационного триггера, единичный выход которого соединен с нулевым входом первого коммутационного триггера, а нулевой выход — с единичным входом триггера памяти первого разряда, единичный выход которого подключен к единичному входу второго коммутационного триггера, при этом выход элемента И вЂ” HE второго разряда соединен со входом элемента И вЂ” НЕ третьего разряда и с сд«ничным входом триггера памяти второго разряда, единичный выход которого подключен ко входу элемента И вЂ” HE третьего разряда, выход которого соединен с единичными входами триггеров памяти второго и третьего разрядов, а нулевой выход триггера памяти третьего разряда подключен к нулевому выходу триггера памяти второго разряда, отличающийся тем, что, с целью повышения надежности работы устройства, выход элемента И вЂ” НЕ первого разряда соединен с единичным входом первого коммутац«онного триггера, единичный выход которого подключен ко входам элементов И вЂ” НЕ первого и второго разрядов и к нулевому входу триггера памяти третьего разряда, а нулевой выход — ко второму элемента И вЂ” НЕ второго разряда, выход которого соединен с нулевым входом триггера памяти первого разряда и с нулевым входом первого коммутационного триггера, при этом нулевой выход триггера памяти третьего разряда подключен ко входам элементов И вЂ” НЕ первого и второго разрядов, нулевой выход триггера памяти второго раз558405

Составитель М. Аудринг

Техред М. Семенов

Корректор А. Степанова

Редактор Н. Каменская

Заказ 1155/19 Изд. М 437 Тираж 1077 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская паб., д. 4/5

Типография, пр. Сапунова, 2 ряда — к .нулевому входу первого коммутационного триггера, другой нулевой вход кото6 рого соединен с выходом элемента И вЂ” НЕ третьего разряда.