Автоматический следящий делитель периодов импульсных сигналов

 

Применение: устройство относится к импульсной технике и предназначено для использования в автоматических устройствах для деления изменяющегося во времени периода следования масштабных импульсов, угловых отметок и т.д., например, в аппаратуре диагностики карбюраторных двигателей, дизелей, турбин, насосов и т.д., для определения неравномерности вращения валов. Сущность изобретения: автоматический следящий делитель периодов импульсных сигналов содержит опорный генератор 1, блок прогноза 2, первый цифровой компаратор 3, первый, второй, третий элементы ИЛИ 4, 16, 19, счетчик импульсов 5, первый, второй, третий, четвертый регистры памяти 6, 9, 11, 12, первый и второй делители частоты 7, 8, сумматор 10, коммутатор 13, вычитатель кодов 14, второй цифровой компаратор 15, элемент задержки 17, ключ 18, переключатель кодов 20 с соответствующими связями. 1 з.п. ф-лы, 2 ил.

Изобретение относится к импульсной технике и предназначено для использования в автоматических устройствах для деления изменяющегося во времени периода следования масштабных импульсов, угловых отметок и т.д., например, в аппаратуре диагностики карбюраторных двигателей, дизелей, турбин, насосов и т.д. для определения неравномерности вращения валов.

Известен делитель периодов следования импульсов, содержащий опорный генератор, триггер строба, сумматор, два канала деления, каждый из которых содержит управляемый делитель, следящий делитель, три счетчика импульсов, два регистра, триггер, четыре элемента 2И-НЕ, элемент задержки [1].

Известное устройство работает по двухканальной схеме. Первый канал производит измерение и деление четных периодов следования импульсов, второй - нечетных периодов. Измерение заданного периода осуществляется путем подсчета импульсов опорной частоты f_о за время между первым и вторым входными импульсами, во второй такт между вторым и третьим входными импульсами производится деление замеренного периода на n интервалов (n-заданный коэффициент деления). В результате деления образуется остаток l, который распределяется между интервалами деления таким образом, что длительность некоторых интервалов (количество интервалов определяется количеством импульсов опорной частоты, составляющих число l) увеличивается на один импульс опорной частоты. На выходе устройства образуется последовательность импульсов, расположенных не эквидистантно, т. е. расстояния между импульсами в выходной импульсной последовательности имеют значения . В то время, когда первый канал осуществляет измерение входного периода, другой канал производит деление измеренного периода и обработку остатка. Затем первый канал производит деление и обработку остатка, а второй канал измерение и т.д.

Для деления измеряемого периода на n частей используется запоминание количества опорных импульсов, составляющих n-ую часть делимого периода К.

По сигналу с выхода следящего делителя, отсчитывающего в режиме обратного счета К импульсов опорной частоты f_o происходит накопление порций остатка l, 2l,..., ml. Остаток l будет накапливаться и распределяться по интервалам деления правильно только в том случае, если его величина будет меньше К, т.к. в противном случае управляющий сигнал со следящего делителя будет выдаваться раньше, чем успеет сформироваться порция остатка l, и работа устройства будет нарушена.

Таким образом, описанное устройство работоспособно, если l<K, а так как остаток l меняется от 1 до n-1, то, следовательно, и должно быть меньше K. Эти ограничения сужают диапазон рабочих частот делителя. Известное устройство громоздко, т.к. состоит из двух идентичных каналов, что требует большого количества элементов для его реализации.

Кроме того, в реальных условиях измеряемый период изменяется по случайному закону, следящий делитель отслеживает реальный процесс с запаздыванием на время, равное периоду. Поэтому выходной сигнал делителя периода не отражает измеряемый сигнал в реальном масштабе времени, что снижает точность описанного устройства.

Известен также делитель периода следования импульсов, содержащий опорный генератор, триггер строба, сумматор, линию задержки, два канала деления, каждый из которых содержит управляемый делитель, следящий делитель, три счетчика, два регистра, триггер, три элемента 2И-НЕ, элемент 3И-НЕ, элемент задержки, блок прогноза, включающий три триггера, два элемента 2И-ИЛИ-НЕ, три элемента И, нуль-орган, два счетчика, регистр [2]. Как видно из описания устройства, оно полностью аналогично описанному за исключением того, что в него дополнительно введен блок прогноза.

В реальных динамических режимах период следования масштабных единиц является величиной переменной. Следящий делитель отслеживает реальный процесс с запаздыванием, поэтому возникает необходимость в создании блока прогноза, который, учитывая закон изменения периода, корректировал бы работу делителя. Принцип работы устройства [2] аналогичен принципу работы устройства [1].

Недостатками известного устройства, как и указанного аналога, являются большое количество используемых элементов, низкий диапазон рабочих частот. Кроме того, устройство обеспечивает низкую точность деления, так как блок прогноза позволяет учитывать только линейный закон изменения периода входных импульсов.

Наиболее близким техническим решением, выбранным в качестве прототипа, является делитель периодов следования импульсов, содержащий опорный генератор, блок прогноза, вход которого соединен с выходом опорного генератора, триггер строба, линию задержки, два канала деления, каждый из которых включает последовательно соединенные первый счетчик импульсов, первый регистр и следящий делитель, последовательно соединенные управляемый делитель и второй регистр, выход управляемого делителя соединен с входом счетчика импульсов, сумматор, элемент задержки. Каждый из каналов деления содержит также второй и третий счетчики импульсов, триггер, первый, второй и третий элементы 2И-НЕ, один элемент 3И-НЕ. Блок прогноза включает четыре триггера, два элемента 2ИЛИ-НЕ, нуль-орган, три счетчика, регистр, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, инвертор, три элемента 2И, два элемента 2И-НЕ, элемент 3И-НЕ, элемент 2И-2 или НЕ [3].

Как видно из описания, устройство аналогично устройству [2] за исключением того, что в блок прогноза введены дополнительные элементы: триггер, счетчик, два элемента 2И, элемент ИСКДЮЧАЮЩЕЕ ИЛИ, инвертор, два элемента ИЛИ, элемент 2И-НЕ. Введение дополнительных элементов и связей позволяет учитывать не только первую, но и вторую производную в законе изменения периода входных импульсов, Теоретически можно было бы учесть и производные более высоких порядков, однако практическая реализация устройства в этом случае будет затруднена из-за большого количества элементов. Блок прогноза организован таким образом, что первая производная может быть вычислена в третьем периоде, вторая - через шесть периодов и т.д., т. е. с большим запаздыванием, что в конечном счете не позволяет получить новую точность деления. Кроме того, прототипу присущи недостатки перечисленных выше аналогов: низкий диапазон рабочих частот и большое количество элементов.

Целью изобретения является расширение диапазона рабочих частот, упрощение устройства, повышение точности деления.

Поставленная цель достигается тем, что в автоматический следящий делитель периодов импульсных сигналов, содержащий опорный генератор, блок прогноза, первый и второй входы которого соединены с первым и вторым выходами опорного генератора соответственно, а третий вход - с входной шиной, последовательно соединенные счетчик импульсов, первый регистр памяти и первый делитель частоты, последовательно соединенные второй делитель частоты и второй регистр памяти, выход второго делителя частоты соединен со счетным входом счетчика импульсов, входы синхронизации первого и второго регистров памяти соединены с входной шиной, сумматор и элемент задержки, введены первый и второй цифровые компараторы, переключатель кодов, коммутатор, вычитатель кодов, третий, четвертый регистры памяти, четвертый регистры памяти, ключ, первый, второй, третий элементы ИЛИ, причем первая группа информационных входов первого цифрового компаратора соединена с информационными выходами второго делителя частоты, первый вход первого элемента ИЛИ соединен с выходом первого цифрового компаратора, второй вход -- с входной шиной, а выход - с входом установки второго делителя частоты, а также последовательно соединенные третий регистр памяти, четвертый регистр памяти и вычитатель кодов, информационные выходы которого соединены с первой группой информационных входов сумматора, вторая группа информационных входов которого соединена с информационными выходами второго регистра памяти, а информационные выходы соединены с информационными входами третьего регистра памяти, первая группа информационных входов второго цифрового компаратора соединена с информационными выходами четвертого регистра памяти, первый и второй входы второго элемента ИЛИ соединены с первым и вторым выходами второго цифрового компаратора соответственно, первая группа информационных входов коммутатора соединена с второй группой информационных входов первого цифрового компаратора, второй группой информационных входов второго цифрового компаратора и информационными выходами переключателя кодов, а вторая группа информационных входов соединена с общей шиной, информационные выходы коммутатора соединены с второй группой информационных входов вычитателя кодов, причем первый вход ключа соединен с первым выходом опорного генератора, второй вход - с выходом второго элемента ИЛИ и управляющим входом коммутатора, а выход - со счетным входом первого делителя частоты, первый вход третьего элемента ИЛИ соединен с выходом первого делителя частоты, второй вход - с входной шиной, входом установки счетчика импульсов, входом синхронизации четвертого регистра памяти, а выход третьего элемента ИЛИ соединен с входом элемента задержки, входом синхронизации третьего регистра памяти, входом разрешения записи первого делителя частоты и выходной шиной, выход элемента задержки соединен с входом разрешения записи четвертого регистра памяти, выход блока прогноза соединен со счетным входом второго делителя частоты.

Поставленная цель достигается также тем, что блок прогноза содержит первый и второй счетчики импульсов, первый и второй инверторы, элемент 2И-НЕ, первый и второй элементы КИ-НЕ, К каналов обработки, причем счетный вход первого счетчика импульсов соединен с первым входом блока прогноза, первый, третий и четвертый информационные входы второго счетчика импульсов соединены с общей шиной, счетный вход которого, являющийся вычитающим, - с вторым входом блока прогноза, первый вход элемента 2И-НЕ соединен с выходом второго счетчика импульсов и с его входом разрешения записи, входы первого и второго инверторов соединены с выходами первого и второго элементов КИ-НЕ соответственно, выход первого инвертора соединен с вторым информационным входом второго счетчика импульсов, выход второго инвертора соединен с вторым входом элемента 2И-НЕ, выход которого является выходом блока прогноза, причем каждый из К каналов обработки содержит первый и второй регистры памяти, цифровой компаратор, первый и второй элементы задержки, первый, второй, третий, четвертый элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, RS-триггер, счетчик импульсов, элемент 2И-НЕ, первый и второй элементы 3И-НЕ, инвертор, вычитатель кодов, причем первая группа информационных входов вычитателя соединена с информационными выходами первого регистра памяти, информационными входами второго регистра памяти и первой группой информационных входов цифрового компаратора, вторая группа информационных входов которого соединена с информационными выходами второго регистра памяти и второй группой информационных входов вычитателя кодов, причем первые входы первого, второго, третьего и четвертого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с соответствующими выходами вычитателя кодов, а вторые соединены между собой и подключены к первому выходу цифрового компаратора, информационные входы счетчика импульсов соединены с соответствующими выходами первого, второго, третьего и четвертого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, R-вход RS-триггера соединен с выходом счетчика импульсов, первый вход элемента 2И-НЕ соединен с прямым выходом RS-триггера и первыми входами первого и второго элементов 3И-НЕ, а выход - со счетным входом, являющимся вычитающим, счетчика импульсов, вход первого элемента задержки соединен с входом синхронизации второго регистра памяти и через соответствующий вход первого канала обработки - с третьим входом блока прогноза, а выход - с входом синхронизации первого регистра памяти, с входом разрешения записи счетчика импульсов и входом второго элемента задержки, выход которого соединен с S-входом RS-триггера, причем вторые входы первого и второго элементов 3И-НЕ объединены и соединены с выходом инвертора, третьи входы соединены с вторым и первым выходами цифрового компаратора соответственно, вход инвертора соединен с третьим выходом цифрового компаратора, при этом выходы первого и второго элементов 3И-НЕ в каждом из К каналов обработки через соответствующие выходы каналов подсоединены к одному из входов первого и второго элементов КИ-НЕ соответственно, выход первого элемента задержки через соответствующий выход первого канала обработки соединен с входом установки первого счетчика импульсов, информационные выходы которого через соответствующие входы первого канала соединены с информационными входами первого регистра памяти, а счетный вход через соответствующий вход канала обработки - с вторым входом элемента 2И-НЕ первого канала обработки, выходы первого, второго, третьего и четвертого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ каждого из К каналов обработки через соответствующие входы-выходы каналов обработки соединены с информационными входами первого регистра памяти K+1-го канала обработки, а инверсный выход RS-триггера каждого из K каналов обработки через соответствующие входы-выходы каналов обработки соединен с входом первого элемента задержки и входом синхронизации второго регистра памяти K+1-го канала обработки.

Сопоставительный анализ с прототипом показывает, что заявляемое устройство отличается наличием новых элементов: двух регистров памяти, двух цифровых компараторов, вычитателя кодов, коммутатора, ключа схемы ИЛИ, а также отличается тем, что блок прогноза состоит из K идентичных каскадов, каждый из которых организован иначе, чем в прототипе, и включает счетчик импульсов, два регистра памяти, вычитатель кодов, компаратор, RS-триггер, два элемента 3И-НЕ, два элемента задержки, четыре элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент 2И-НЕ, инвертор. Блок прогноза включает также два счетчика импульсов, два элемента КИ-НЕ, два инвертора, схему 2И-НЕ. Таким образом, заявляемое устройство соответствует критерию новизны. При изучении других известных технических решений в данной области техники признаки, отличающие заявляемое изобретение от прототипа, не были выявлены, что обеспечивает заявляемому техническому решению соответствие критерию "существенные отличия".

На фиг.1 представлена структурная схема автоматического следящего делителя периодов импульсных сигналов; на фиг.2 - структурная схема блока прогноза.

Делитель содержит опорный генератор 1, блок прогноза 2, первый цифровой компаратор 3, первый элемент ИЛИ 4, счетчик импульсов 5 (числа К масштабных единиц опорного генератора), первый регистр памяти 6 (числа К), первый делитель частоты 7, второй делитель частоты 8, второй регистр памяти 9 (регистр остатка l), сумматор 10, третий регистр памяти 11, четвертый регистр памяти 12, коммутатор 13, вычитатель кодов 14, второй цифровой компаратор 15, второй элемент ИЛИ 16, элемент задержки 17, ключ 18, третий элемент ИЛИ 19, переключатель кодов 20. Выход f_o опорного генератора 1 подключен к первому входу ключа 18, а выходы f_o и 2f_o - к блоку прогноза 2, выход которого подсоединен к входу второго делителя частоты 8. Выходы второго делителя частоты 8 соединены с B-входами первого цифрового компаратора 3, выход A=B которого соединен с первым входом первого элемента ИЛИ 4, выход которого соединен с R-входом второго делителя частоты 8. Второй делитель частоты 8, второй регистр памяти 9, сумматор 10, третий регистр памяти 11, четвертый регистр памяти 12 и вычитатель кодов 14 соединены последовательно. Выходы четвертого регистра памяти 12 соединены также с A-входами второго цифрового компаратора 15, A= B и A>B, выходы которого подаются на входы второго элемента ИЛИ 16, выход которого соединен с управляющим входом коммутатора 13 и с вторым входом ключа 18. Выход второго делителя частоты 8 подсоединен к входу счетчика импульсов 5, последовательно соединенного с первым регистром памяти 6 и первым делителем частоты 7. Выход переключателя кодов 20 подсоединен к A-входам первого цифрового компаратора 3 и коммутатора 13 и B-входам второго цифрового компаратора 15. Выход ключа 18 подключен к вычитающему входу первого делителя частоты 7, выход которого подключен к первому входу третьего элемента ИЛИ 19, выход которого соединен с синхронизирующим входом третьего регистра памяти 11, входом элемента задержки 17, с входом разрешения записи первого делителя частоты 7 и с выходом устройства. Выход элемента задержки 17 подсоединен к входу разрешения записи четвертого регистра памяти 12, счетчика импульсов 5, синхронизирующие входы первого, второго и четвертого регистров памяти 6, 9, 12, а также второй вход третьего элемента ИЛИ 19, второй вход первого элемента ИЛИ 4 и блок прогноза соединены с входной шиной устройства. Информационный вход Б коммутатора 13 соединен с общей шиной, а информационный выход коммутатора 13 соединен с информационным входом вычитателя кодов 14, информационный выход которого соединен с одним из информационных входов сумматора 10.

Блок прогноза содержит первый счетчик импульсов 21, второй счетчик импульсов 22, первый элемент 2И-НЕ 23, первый и второй элементы КИ-НЕ 24 и 25, первый и второй инверторы 26 и 27, а также K идентичных каналов, каждый из которых содержит первый регистр памяти 28, второй регистр памяти 29, вычитатель кодов 30, первый - четвертый элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 31-34, счетчик импульсов 35, первый элемент задержки 36, RS-триггер 37, второй элемент 2И-НЕ 38, второй элемент задержки 39, цифровой компаратор 40, инвертор 41, первый и второй элементы 3И-НЕ 42 и 43. Вход первого счетчика импульсов 21 подсоединен к выходу f_o опорного генератора 1. Первый, третий и четвертый информационные входы второго счетчика импульсов 22 соединены с общей шиной, второй информационный вход - с выходом первого инвертора 26, вычитающий вход - с выходом 2f_o опорного генератора 1, а выход и вход разрешения записи второго счетчика импульсов 22 соединены с первым входом первого элемента 2И-НЕ 23. Входы первого и второго инверторов 26 и 27 подсоединены к выходам первого и второго элементов КИ-НЕ 24 и 25 соответственно. Выход второго инвертора 27 подключен к второму входу первого элемента 2И-НЕ 23, выход которого подключен к выходу блока прогноза. Первый регистр памяти 28, второй регистр памяти 29, вычитатель кодов 30 соединены последовательно. А-входы цифрового компаратора 40 и вычитателя кодов 30 соединены с выходами первого регистра памяти 28, B-входы цифрового компаратора 40 и вычитателя кодов 30 соединены с выходами второго регистра памяти 29. Выходы вычитателя кодов 30 соединены с первыми входами первого-четвертого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 31-34, вторые входы которых соединены и подключены к A<B выходу цифрового компаратора 40. Выходы первого-четвертого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 31-34 соединены с входами счетчика импульсов 35, выход которого соединен с R-входом RS-триггера 37. Выход RS-триггера 37 соединен с первым входом второго элемента 2И-НЕ 38, второй вход которого подсоединен к выходу f_o опорного генератора 1, а выход - к вычитающему входу счетчика импульсов 35. Вход первого элемента задержки 36 и синхронизирующий вход второго регистра памяти 29 подключены к входной шине устройства. Выход первого элемента задержки 36 соединен с синхронизирующим входом первого регистра памяти 28, входом разрешения записи счетчика импульсов 35 и с входом второго элемента задержки 39, выход которого соединен с S-входом RS-триггера 37. Выход A=B цифрового компаратора 40 соединен с входом инвертора 41, выход которого соединен с первыми входами первого и второго элементов 3И-НЕ 42 и 43, вторые входы которых соединены с выходами RS-триггера 37. Третьи входы первого и второго элементов 3И-НЕ 42 и 43 соединены соответственно с выходами A>B и A<B цифрового компаратора 40. Выходы первого и второго элементов 3И-НЕ 42 и 43 в каждом из K каскадов соединены с одним из входов первого и второго элементов КИ-НЕ 24 и 25 соответственно. R-вход первого счетчика импульсов 21 подключен к выходу первого элемента задержки 36 первого каскада, а выходы - к входам первого регистра памяти 28 первого каскада. Выходы первого - и четвертого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 31-34 каждого из K каскадов подсоединены соответственно к входам первого регистра памяти 28 последующего каскада. Инверсный выход RS-триггера 37 каждого каскада подключен к входу первого элемента задержки 36 и к синхронизирующему входу второго регистра памяти 29 последующего каскада.

Описание работы устройства удобнее начать с блока прогноза.

Блок прогноза работает следующим образом.

Импульсная последовательность с изменяющимся во времени периодом следования поступает на вход первого элемента задержки 36. С приходом первого импульса через время t_з2 первый счетчик импульсов 21 сбрасывается в ноль по R-входу. На счетный вход первого счетчика импульсов 21 поступают импульсы опорного генератора 1 с частотой f_o. За время между первым и вторым входными импульсами первый счетчик импульсов 21 пересчитывает M₂ импульсов опорного генератора 1. С приходом второго входного импульса через время t_з2 происходит одновременно запись содержимого первого счетчика импульсов 21 в первый регистр памяти 28 по фронту входного импульса и сброс первого счетчика импульсов 21 в ноль по потенциалу (по R-входу). Первый счетчик импульсов 21 вновь начинает считать импульсы опорного генератора 1 и за время между вторым и третьим входными импульсами сосчитает M₂ импульсов.

С приходом третьего входного импульса на синхронизирующий вход второго регистра памяти 29 содержимое первого регистра памяти 28, соответствующее M₁, перепишется во второй регистр памяти 29 (так как мы полагаем, что к начальному моменту содержимое первого регистра памяти 28 было равно нулю, то с приходом первого и второго входных импульсов перезаписи из первого регистра памяти 28 во второй регистр памяти 29 не происходит). По истечении времени задержки t_з2 на синхронизирующий вход первого регистра памяти 28 приходит сигнал разрешения записи и содержимое первого счетчика импульсов 21 M₂ перепишется в первый регистр памяти 28, первый счетчик импульсов 21 сбросится в ноль. Таким образом, на выходах первого регистра памяти 28 и второго регистра памяти 29 появится кодовая комбинация числа импульсов, соответствующая M₂ и M₁. Число M₂ входных импульсов поступает на A-входы цифрового компаратора 40 и A-входы вычитателя кодов 30, число M₁ поступает на B-входы цифрового компаратора 40 и B-входы вычитателя кодов 30. В зависимости от чисел M₂ и M₁ на одном из выходов цифрового компаратора 40 появится импульс. На выходах вычитателя кодов 30 образуется разность, пропорциональная приращению периода. M₂-M₁=ΔM, где M₂ - число импульсов опорного генератора 1 за второй периодж; M₁ - число импульсов опорного генератора 1 за первый период. Рассмотрим три возможных варианта: ΔM > 0,ΔM = 0, ΔM < 0. 1) ΔM > 0, т. е. длительность второго периода больше, чем длительность первого периода.

В этом случае с выхода вычитателя кодов 30 сигналы кода разности ВМ (в прямом коде) поступают на первые входы первого-четвертого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 31-34, на вторые входы которых поступает логический 0, так как в этом случае сигнал A<B на выходе цифрового компаратора 40 не вырабатывается. Сигналы с выходов вычитателя кодов 30 свободно проходят на информационные входы счетчика импульсов 35 и по сигналу разрешения записи записываются в его разрядах. После чего через время задержки t_з3, определяемое вторым элементом задержки 39, RS-триггер 37 по S-входу переключается и на его прямом выходе устанавливается сигнал логической единицы, который дает разрешение прохождению импульсов опорного генератора 1 через второй элемент 2И-НЕ 38 на вычитающий вход счетчика импульсов 35. Как только счетчик импульсов 35 отсчитает в режиме обратного счета ΔM импульсов, он полностью очищается и на его входе-выходе появляется импульс, который возвращает RS-триггер 37 в исходное состояние, и счет в счетчике импульсов 35 прекращается. В результате на прямом выходе RS-триггера 37 формируется видеоимпульс, длительность которого пропорциональна приращение периода.

Так как ΔM > 0, на выходе A>B цифрового компаратора 40 появляется сигнал, который поступает на третий вход первого элемента 3И-НЕ 42, на первый вход которого поступает логическая единица с выхода инвертора 41, так как на выходе у цифрового компаратора 40 A=B сигнал логического нуля. С приходом видеоимпульса с RS-триггера на второй вход первого элемента 3И-НЕ 42 на его выходе формируется сигнал α (логический ноль), указывающий на то, что период между входными импульсами увеличивается.

2) Пусть M= O. В этом случае на выходах вычитателя кодов 30 появятся нули, с приходом сигнала разрешения записи в счетчик импульсов 35 ничего не запишется и на прямом выходе RS-триггера 37 также будет логический ноль.

Так как M₁-M₂ на выходе цифрового компаратора 40 A=B образуется сигнал логической единицы, который после инвертирования инвертором 41 поступает на первые входы первого и второго элементов 3И-НЕ 42 и 43, на выходах которых сигнал логической единицы, т.е. сигналы α и β не формируются.

3) ΔM < 0, т. е. длительность второго периода меньше, чем длительность первого периода.

В этом случае на выходах вычитателя кодов 30 сигналы кода разности ΔM (в обратном коде) поступают на первые входы первого-четвертого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 31-34, на вторые входы которых поступает сигнал логической единицы с выхода A<B цифрового компаратора 40. Проходя через первый-четвертый элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 31-34, сигналы кода разности инвертируются и в прямом коде поступают на информационные входы счетчика импульсов 35, а по сигналу разрешения записи записываются в счетчик импульсов 35. После чего работа этого счетчика 35, RS-триггера 37 и второго элемента 2И-НЕ 38 происходит аналогично описанному выше случаю для ΔM > 0. Как и в выше описанном случае, на прямом выходе RS-триггере 37 формируется видеоимпульс, длительность которого пропорциональна уменьшению периода.

Если ΔM < 0, то на выходе A<B цифрового компаратора 40 появляются сигнал, который поступает на третий вход второго элемента 3И-НЕ 43, на втором входе которого сигнал логической единицы с прямого выхода RS-триггера 37, на первом входе - логическая единица с выхода инвертора 41, следовательно на выходе второго элемента 3И-НЕ 43 вырабатывается сигнал (логического нуля), указывающий на то, что период между входными импульсами уменьшается.

Рассмотрим работу первого каскада блока прогноза, получили сигналы α¹ или β¹, которые соответствуют приращению или уменьшению периода входных сигналов с учетом изменения периода по линейному закону.

Для получения поправочных сигналов на приращение или уменьшение второго порядка α² или β² необходимо применить аналогичный каскад прогноза.

Сигналы с выходов первого-четвертого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 31-34 первого каскада блока прогноза поступают на выходы первого регистра памяти 28 второго каскада блока прогноза, сигнал с инверсного выхода RS-триггера 37 первого каскада прогноза поступает на синхронизирующий вход второго регистра памяти 29 и первый элемент задержки 36 второго каскада прогноза и т.д. Входными сигналами последующего каскада прогноза для получения производных третьего и более высоких порядков являются сигналы с выходов элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и RS-триггера предыдущего каскада. При работе блока прогноза в установившемся режиме содержимое первых регистров памяти 28 каждого каскада прогноза меняется с приходом каждого очередного входного импульса. На выходах каскадов прогноза в зависимости от закона изменения периода с приходом очередного входного импульса формируется совокупность сигналов α¹,α²,α³... α^к или β¹,β²,β³... β^к. Эти сигналы на выходах каскадов прогноза появляются не одновременно, а последовательно один за другим, с задержкой, определяемой временем срабатывания элементов в каждом каскаде прогноза.

Сигналы α¹,α²,α³... α^к или β¹,β²,β³... β^к с выходов каскадов прогноза собираются первым элементом КИ-НЕ 24 или вторым элементом КИ-НЕ 25 соответственно.

Рассмотрим работу второго счетчика импульсов 22. Первый, третий и четвертый информационные входы второго счетчика импульсов 22 соединены с общей шиной, на вычитающий вход поступают импульсы с 2f_o выхода опорного генератора 1 с частотой следования 2f_o. В том случае, когда период следования импульсов не изменяется, сигналы α¹,α²,α³... α^к или β¹,β²,β³... β^к не вырабатываются. В этом случае на выходе первого элемента КИ-НЕ 24 - сигнал логического нуля, на втором информационном входе второго счетчика импульсов 22 - сигнал логической единицы. В этом случае второй счетчик импульсов 22 работает в режиме деления частоты на два и на его выходе формируется импульсная последовательность с частотой , которая поступает на первый вход первого элемента 2И-НЕ 23, на втором входе которого - логическая единица, так как сигналы β¹,β²,β³... β^к не вырабатываются. Следовательно, в этом случае на выходе блока прогноза - импульсы с частотой f_o, т.е. сигнал коррекции не формируется.

В том случае, если период между входными импульсами увеличивается в зависимости от закона изменения периода, последовательно формируются сигналы α¹,α²,α³... α^к (или хотя бы один из них), на выходе первого элемента КИ-НЕ образуется сигнал логической единицы, который после инвертирования первым инвертором 26 поступает на второй информационный вход второго счетчика импульсов 22, на вычитающий вход которого поступают импульсы с частотой 2f_o.

На выходе второго счетчика импульсов 22 образуется импульсная последовательность с частотой 2f_o, т. е. выходная последовательность обогащается порцией импульсной двойной частоты. Длительность этой порции импульсов определяется совокупностью сигналов α¹,α²,α³... α^к, образованных в различных каскадах прогноза, или в конечном счете - длительностью видеоимпульсов на выходах RS-триггера 37 в каскадах прогноза. В случае, если период следования импульсов уменьшается, каскады прогноза в зависимости от закона изменения периода вырабатывают сигналы β¹,β², ... β^к. При появлении любого из этих сигналов на выходе второго элемента КИ-НЕ 25 формируется сигнал логической единицы, которой после инвертирования вторым инвертором 27 запрещает прохождение импульсов с частотой f_o с выхода второго счетчика импульсов 22 на выходе блока прогноза. Прохождение сигналов с выхода второго счетчика импульсов 22 на выход блока прогноза блокируется на время, определяемое совокупностью сигналов β¹,β²,β³... β^к на выходах каскадов прогноза или в конечном счете - длительностью видеоимпульса на выходе RS-триггеров 37 в каждом каскаде прогноза. С приходом каждого последующего входного импульса сигналы β¹,β²,β³... β^к будут меняться. Таким образом, если период следования импульсов увеличивается, каскады прогноза обогащают импульсную последовательность на выходе блока прогноза импульсами удвоенной частоты на время, определяемое совокупностью сигналов α¹,α²,α³... α^к, если период следования импульсов уменьшается, блок прогноза обедняет выходную последовательность импульсов на количестве импульсов частоты, не прошедших на выход за время, определяемое совокупностью импульсов β¹,β²,β³... β^к. Если же период следования импульсов не меняется, коррекции не происходит, то на выходе блока прогноза - импульсы с частотой f_o. Сигналы с выхода блока прогноза поступают на счетный вход второго делителя частоты 8, внося таким образом поправку в его работу. Автоматический следящий делитель периода работает следующим образом.

Импульсная последовательность, период которой должен быть поделен, поступает на R-входы второго делителя частоты 8 и счетчика импульсов 5, устанавливая их в ноль первым входным импульсом. С блока прогноза 2 на вход второго делителя частоты 8 поступает последовательность импульсов с частотой f_o. В зависимости от характера изменения периода эта последовательность может быть либо обогащена импульсами с частотой 2f_o, либо обеднена. С выхода второго делителя частоты 8 импульсы с частотой следования f_o/n заполняют счетчик импульсов 5. Заполнение счетчика импульсов 5 происходит до следующего входного импульса. За это время он отсчитывает K импульсов.

где t_o - период опорного генератора; T_вх - делимый период; n - заданный коэффициент деления.

Информация с выходов второго делителя частоты 8 поступает на B-входы первого цифрового компаратора 3, на A-входы которого подается код числа n с переключателя кодов 20. В момент, когда второй делитель частоты 8 сосчитает n импульсов, на выходе A-B первого цифрового компаратора 3 появится импульс, устанавливающий в ноль второй делитель частоты 8, и счет возобновится. К приходу второго входного импульса второй делитель частоты 8 сосчитает l импульсов с момента его последней установки в ноль. Второй входной импульс перепишет код остатка l во второй регистр памяти 9 (регистр хранения остатка l), а содержимое счетчика импульсов 5 будет записано в первый регистр памяти 6 (регистр число K) и в первый делитель частоты 7. Импульсы опорного генератора 1 с частотой f_o продолжают поступать через ключ 18 на вычитающий вход первого делителя частоты 7. Как только первый делитель частоты 7 отсчитает в режиме обратного счета K-импульсов опорной частоты f_o, он полностью очистится и на его выходе появится импульс. Этот (и каждый последующий) импульс вновь перепишет кодовую комбинацию числа K из первого регистра памяти 6 на информационные входы первого делителя частоты 7.

Распределение остатка l осуществляется следующим образом. С приходом второго входного импульса четвертый регистр памяти 12 установится в ноль. С его выходов код нуля поступит на A-входы вычитателю кодов 14 и второго цифрового компаратора 15. На B-выходах вычитателя кодов 14 код нуля с выходов коммутатора 13. Следовательно, на выходах вычитателя кодов 14 будет ноль, который поступает на A-входы сумматора 10, на B-входах которого записан код остатка l с выходов второго регистра памяти 9. На выходах сумматора 10 установится код числа l. Первый импульс с выхода первого делителя частоты 7 через элемент ИЛИ 19 перепишет содержимое сумматора 10 (в данном случае l) в третий регистр памяти 11 и через время, определяемое первым элементом задержки 17, содержимое третьего регистра памяти 11 фиксируется в четвертом регистре памяти 12, которое вновь поступает на A-вход второго цифрового компаратора 15 и вычитателя кодов 14. Второй цифровой компаратор 15 осуществляет сравнение содержимого четвертого регистра памяти 12 с заданным коэффициентом деления n. Так как остаток l меньше n (l может принимать значения от I до n-I), на выходах второго цифрового компаратора 15 A=B и A>B сигналы не образуются и коммутатор 13 не переключается. На выходе вычитателя кодов 14 образуется код разности чисел на A и B-входах, в данном случае l, так как на B-входах по прежнему ноль. Код числа l поступает на A-входы сумматора 10, на B-входах которого с выходов второго регистра памяти 9 по-прежнему присутствует код числа l, следовательно на выходах сумматора 10 образуется сумма A- и B-входов, т.е. 2l. С приходом третьего (и каждого последующего) импульса с третьего элемента ИЛИ 19 результат суммирования с выходов сумматора 10 заносится в третий регистр памяти 11 и через время t_з переписывается в четвертый регистр памяти 12. Процесс повторяется m-циклов, причем с каждым обращением к сумматору 10 на его выходах будет результат суммирования l, 2l, 3l. ..ml. Процесс будет повторяться до тех пор, пока ml не станет равным или больше П. Если произведение станет равным П, на выходе второго цифрового компаратора 15 A=B появится импульс, который переключит коммутатор 13, и на B-входы вычитателя кодов 14 поступит код замедленного коэффициента деления П. На выходах вычитателя кодов 14 формируется разность ml-n, т.е. ноль.

Сигнал с выхода второго элемента ИЛИ 16 закрывает ключ 18 на время прохождения одного импульса опорного генератора 1. Это равносильно тому, что импульс на выходе первого делителя частоты 7 появится с задержкой на время 1/f_o, так как первый делитель частоты 7 отсчитывает всегда одно и то же количество импульсов опорного генератора 1 равное K. Если произведение ml>n, то на выходе A>B второго цифрового компаратора 15 появится импульс, который переключит коммутатор 13 и на B-входах вычитателя кодов 14 будет код числа n. На выходах вычитателя кодов 14 формируется разность ml-n=δ, которая поступит в сумматор 10 и учтется в дальнейшем. Следующий цикл накопления в сумматоре начнется с остатка δ. Сигнал с выхода второго элемента ИЛИ 16 закроет ключ 18 на время прохождения одного импульса частоты f.

Цикл накопления остатка повторяется, и к приходу следующего входного импульса весь остаток l распределится по интервалам деления. На выходе первого делителя частоты 7 образуется последовательность импульсов, расположенных неэквидистантно. Расстояние между импульсами в выходной импульсной последовательности имеет значения .

Поправка, найденная в блоке прогноза в результате сравнения длительности двух периодов входной импульсной последовательности, вносится в каждый период, начиная с третьего, на вход второго делителя частоты 8. Если длительность периодов следования импульсов увеличивается, то на вход второго делителя частоты 8 поступит дополнительное количество импульсов за счет порции импульсов удвоенной частоты, длительность которой определяется длительностью сигналов α¹,α²,α³... α^к, поступающих с выходов каскадов прогноза. Если длительность периодов следования уменьшается, то на вход второго делителя частоты 8 поступит меньшее количество импульсов за счет того, что часть импульсов опорной частоты f_o на выход блока прогноза не проходит. Количество этих импульсов определяется числом импульсов генератора опорной частоты f_o, приходящихся на интервал времени, определяемый длительностью сигналов β¹,β²,β³... β^к.

Если же период следования импульсов не меняется, то второй делитель частоты 8 на протяжении всего периода считает импульсы, поступающие на его вход с частотой f_o.

Ошибка разбиения периода входной импульсной последовательности определяется частотой опорного генератора и не превышает 1/f_o.

Предлагаемое изобретение по сравнению с устройством-прототипом обладает рядом преимуществ.

Так как время накопления порции остатка l в сумматоре 10 определяется только быстродействием элементов цепочки: третий регистр памяти 11, четвертый регистр памяти 12, вычитатель кодов 14, сумматор задержки 10 и элемент задержки 17 составляет ≈ 1/f_o то, следовательно, диапазон рабочих частот может быть увеличен в K раз в отличие от устройства-прототипа, в котором для того, чтобы сформировалась порция остатка требуется время, в течение которого счетчик отсчитает в режиме обратного счета l импульсов частоты f_o. Кроме того, величина остатка l может быть любой, в отличие от устройства-прототипа, в котором, чтобы устройство было работоспособно, l должно быть <K. Такая схема распределения остатка позволяет ограничиться одним каналом деления, что значительно уменьшает количество используемых элементов. Использование в блоке прогноза Z^к идентичных каскадов позволяет упростить схемы вычисления производных второго, третьего и более высоких порядков, так как в этом случае каскады просто наращиваются. Вычисление всех производных при установившемся процессе происходит одновременно, что позволяет в предлагаемом устройстве отслеживать реальный процесс с большей точностью, в то время как в прототипе - последовательно: первая производная вычисляется в третьем периоде, вторая может быть вычислена через 6 периодов, то есть с большим запаздыванием. Это в свою очередь позволяет расширить область применения в сторону устройств, имеющих в динамических режимах большие скорости вращения. Со стороны низких частот ограничения накладываются лишь емкостью счетчика K.

Формула изобретения

1. Автоматический следящий делитель периодов импульсных сигналов, содержащий опорный генератор, блок прогноза, первый и второй входы которого соединены с первым и вторым выходами опорного генератора соответственно, а третий вход с входной шиной, последовательно соединенные счетчик импульсов, первый регистр памяти и первый делитель частоты, последовательно соединенные второй делитель частоты и второй регистр памяти, выход второго делителя частоты соединен со счетным входом счетчика импульсов, входы синхронизации первого и второго регистров памяти с входной шиной, сумматор и элемент задержки, отличающийся тем, что в него введены первый и второй цифровые компараторы, переключатель кодов, коммутатор, вычитатель кодов, третий и четвертый регистры памяти, ключ, первый, второй и третий элементы ИЛИ, причем первая группа информационных входов первого цифрового компаратора соединена с информационными выходами второго делителя частоты, первый вход первого элемента ИЛИ с выходом первого цифрового компаратора, второй вход с входной шиной, а выход с входом установки второго делителя частоты, а также последовательно соединенные третий и четвертый регистры памяти и вычитатель кодов, информационные выходы которого соединены с первой группой информационных входов сумматора, вторая группа информационных входов которого соединена с информационными выходами второго регистра памяти, а информационные выходы соединены с информационными входами третьего регистра памяти, первая группа информационных входов второго цифрового компаратора соединена с информационными выходами четвертого регистра памяти, первый и второй входы второго элемента ИЛИ соединены с первым и вторым выходами второго цифрового компаратора соответственно, первая группа информационных входов коммутатора соединена с второй группой информационных входов первого цифрового компаратора, второй группой информационных входов второго цифрового компаратора и информационными выходами переключателя кодов, а вторая группа информационных входов соединена с общей шиной, информационные выходы коммутатора соединены с второй группой информационных входов вычитателя кодов, причем первый вход ключа соединен с первым выходом опорного генератора, второй вход с выходом второго элемента ИЛИ и управляющим входом коммутатора, а выход со счетным входом первого делителя частоты, первый вход третьего элемента ИЛИ соединен с выходом первого делителя частоты, второй вход с входной шиной, входом установки счетчика импульсов, входом синхронизации четвертого регистра памяти, а выход третьего элемента ИЛИ соединен с входом элемента задержки, входом синхронизации третьего регистра памяти, входом разрешения записи первого делителя частоты и выходной шиной, выход элемента задержки соединен с входом разрешения записи четвертого регистра памяти, выход блока прогноза соединен со счетным входом второго делителя частоты.

2. Устройство по п. 1, отличающееся тем, что блок прогноза содержит первый и второй счетчики импульсов, первый и второй инверторы, элемент 2И НЕ, первый и второй элементы КИ НЕ, К каналов обработки, причем счетный вход первого счетчика импульсов соединен с первым входом блока прогноза, первый, третий и четвертый информационные входы второго счетчика импульсов соединены с общей шиной, счетный вход которого, являющийся вычитающим, с вторым входом блока прогноза, первый вход элемента 2И НЕ соединен с выходом второго счетчика импульсов и с его входом разрешения записи, входы первого и второго инверторов соединены с выходами первого и второго элементов КИ НЕ соответственно, выход первого инвертора соединен с вторым информационным входом второго счетчика импульсов, выход второго инвертора с вторым входом элемента 2И НЕ, выход которого является выходом блока прогноза, причем каждый из К каналов обработки содержит первый и второй регистры памяти, цифровой компаратор, первый и второй элементы задержки, первый четвертый элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, RS-триггер, счетчик импульсов, элемент 2И НЕ, первый и второй элементы 3И НЕ, инвертор, вычитатель кодов, причем первая группа информационных входов вычитателя соединена с информационными выходами первого и второго регистров памяти и первой группой информационных входов цифрового компаратора, вторая группа информационных входов которого соединена с информационными выходами второго регистра памяти и второй группой информационных входов вычитателя кодов, причем первый входы первого - четвертого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с соответствующими выходами вычитателя кодов, а вторые между собой и подключены к первому выходу цифрового компаратора, информационные входы счетчика импульсов соединены с соответствующими выходами всех элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, R-вход RS-триггера соединен с выходом счетчика импульсов, первый вход элемента 2И НЕ с прямым выходом RS-триггера и первыми входами первого и второго элементов 3И НЕ, а выход со счетным входом, являющимся вычитающим, счетчика импульсов, вход первого элемента задержки соединен с входом синхронизации второго регистра памяти и через соответствующий вход первого канала обработки с третьим входом блока прогноза, а выход с входом синхронизации первого регистра памяти, с входом разрешения записи счетчика импульсов и входом второго элемента задержки, выход которого соединен с S-входом RS-триггера, причем вторые входы первого и второго элементов 3И НЕ объединены и соединены с выходом инвертора, третьи входы с вторым и первым выходами цифрового компаратора соответственно, вход инвертора соединен с третьим выходом цифрового компаратора, при этом входы первого и второго элементов 3И НЕ в каждом из К каналов обработки через соответствующие выходы каналов подсоединены к одному из входов первого и второго элементов КИ НЕ соответственно, выход первого элемента задержки через соответствующий выход первого канала обработки соединен с входом установки первого счетчика импульсов, информационные выходы которого через соответствующие входы первого канала соединены с информационными входами первого регистра памяти, а счетный вход через соответствующий вход канала обработки с вторым входом элемента 2И НЕ первого канала обработки, выходы первого четвертого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ каждого из К каналов обработки через соответствующие входы-выходы каналов обработки соединены с информационными входами первого регистра памяти (К + 1)-го канала обработки, а инверсный выход RS-триггера каждого из К каналов обработки через соответствующие входы-выходы каналов обработки соединен с входом первого элемента задержки и входом синхронизации второго регистра памяти (К + 1)-го канала обработки.

РИСУНКИ

Рисунок 1, Рисунок 2