Управляемый делитель частоты

 

ОПИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

563728

Союз Советских

Социалястимескмх

Республик (61) Дополнительное к авт. свид-ву (22) Заявлено 09.06.75 (21) 2142327/21 с присоединением заявки № (23) Приоритет

Опубликовано 30.06.77. Бюллетень ¹ 24

Дата опубликования описания 05.08.77 (51) М. Кл.2 Н ОЗК 23/24

Государственный комитет

Совета Министров СССР

Ао делам изоеретений и открытий (53) УДК 621.374.44 (088.8) (72) Авторы изобретения

Б. А. Фурман и М. Г. Рохман (71) Заявитель

Харьковский ордена Ленина политехнический институт имени В. И. Ленина (54) УПРАВЛЯЕМЫЙ ДЕЛИТЕЛЬ ЧАСТОТЫ

Изобретение относится к информационнопреобразовательной технике и может использоваться в дискретных системах измерения и управления скоростью, в которых скорость как параметр представляется в частотной форме.

Известно устройство для деления частоты, содержащее реверсивный счетчик и элементы совпадения (1).

Однако это устройство выполнено на значительном оборудовании.

Известно также устройство, содержащее блоки сравнения, управляющие входы каждого из которых соединены с выходами декад делителя частоты и счетчика, триггеры и элементы И (2), Однако в выходной импульсной последовательности имеет место сильная неравномерность, определяющаяся скважностью работы управляющего триггера, пропорциональной введенному значению коэффициента деления.

Целью изобретения является уменьшение неравномерности следования выходных импульсов.

Это достигается тем, что в предлагаемый управляемый делитель частоты введен элемент ИЛИ, входы которого подключены к выходам элементов И, управляющий вход каждого из которых соединен с выходом соответствующего блока сравнения, информационный вход первого элемента И соединен с входом первой декады делителя частоты, а информационные входы других элементов И вЂ” с единичными выходами триггеров, тактирующие входы которых подключены к входам соответ5 ствующих декад делителя частоты, а установочные входы объединены и подключены к входу первой декады делителя частоты, при этом каждый блок сравнения содержит управляемый триггер, логические элементы

10 И вЂ” НЕ и 2И вЂ” ИЛИ, управляющие входы которых подключены поразрядно к единичным и нулевым выходам декады делителя частоты и счетчика, а выходы через один из логических элементов И вЂ” HE — к С-входу управляемого

15 триггера, D- u R-входы которых подключены к выходам других логических элементов И вЂ” НЕ, входы которых подключены к управляемым входам логических элементов 2И вЂ И.

На фиг. 1 представлена структурная элек20 трическая схема предлагаемого управляемого делителя частоты; на фиг. 2 — структурная электрическая схема блока сравнения.

Управляемый делитель частоты содержит декадный делитель частоты 1, декадный счет25 чпк 2, блоки сравнения 3, 4 и 5, триггеры 6 и

7, элементы И 8, 9, 10, элемент ИЛИ 11, инвертор 12.

Каждый блок сравнения содержпг 1правляющий триггер 13, элементы И вЂ” НЕ 14, 15, 16, 30 элементы 2И вЂ” ИЛИ 17 — 20. Индексами 21 — 24

5G3728

20 обозначены управляющие входы одного из блоков сравнения, подключенные к единичным входам декад счетчика 2, индексами 25—

28 — управляющие входы, подключенные к нулевым входам декад счетчика 2, индексами

29 — 32 — управляющие входы, подключенные к единичным входам декад делителя частоты

1, индексами 33 — 36 — управляющие входы, подключенные к нулевым входам декад делителя частоты 1, индексом 37 — тактирующий вход блока сравнения. Тактирующие входы блоков сравнения объединены и подключены через инвертор 12 к входу первой декады делителя частоты 1, выходы элементов И- -НЕ

14, 15, 16 связаны в каждом блоке сравнения соответственно с D-, С-, R-входами управляющих триггеров 13, единичные выходы которых связаны с управляющими входами элементов

И 8, 9, 10, информационные входы которых подключены: для первой декады — к входу первой декады делителя частоты 1, для последующих — к единичному выходу триггеров 6, 7, тактирующие С-входы последних подключены к входам своих декад делителя частоты 1, а установочные инверсные R-входы объединены и связаны с входом первой декады этого делителя. Выходы элементов И 8, 9, 10 подключены к входам трсхвходового элсмс 1! 11

ИЛИ 11.

Работа управляемого дслнтсля частоты заключается в формировании на выходе элемента ИЛИ 11 выходной импульсной последовательности, среднее число импульсов в которой за каждый цикл заполнения делителя частоты

1 определяет выходную частоту устройства

/вых. УстаноВка по коэффициенту деления вВОдится в счетчик 2 в виде числа управляющих импульсов N равного количеству импульсов на выходе устройства на каждые 10" импульсов входной частоты (n — число декад управляемого делителя частоты) .

Управление сводится к тому, что управляющий триггер 13 каждого блока сравнения открывает элемент И 8 (9, 10) для прохождения входной частоты f X на один из входов элемента ИЛИ 11 на переднем фронте первого импульса, поступающего на декаду делителя частоты 1 после каждого ее переполнения (появление сигнала на выходе элемента И вЂ” НЕ

16) и закрывает элемент И 8 (9, 10) после поступления на вход указанной декады числа импульсов, равного числу, записанному в соответствующую декаду счетчика 2 (исчезновение сигнала на выходе элемента И вЂ” НЕ 15).

Во избежание сбоев в схеме, связанных с задержкой на прохождение сигналов в декадах делителя частоты, сброс управляющего триггера 13 производится на заднем фронте импульса входной частоты f» благодаря наличию инвертора 12 и тактированию блоков сравнения по входам 37. С целью избежания

З!!

4О

5д

5О сбоев при нулевом значении числа уставки в одной или нескольких декадах счетчика 2 введена блокировка, запрещающая срабатывание управляющего триггера 13 в этом случае (отсутствие сигнала на выходе элемента И†HE

14), Таким образом, элемент И 8 (9, 10) для каждой декады в момент прохождения через эту декаду десятого импульса всегда закрыт, что исключает совпадение импульсов разных декад на входах элемента ИЛИ 11.

Таким образом, на выходе устройства образуется выходная импульсная последовательность, которая характеризуется частотой. (" 1 2 п где Nl, Л!2, ", N — составляющие числа уставки N,, записанного в десятичном коде в и-декадном счетчике 2.

Формула изобретения

1. Управляемый делитель частоты, содержащий блоки сравнения, управляющие вход!! каждого нз которых сосдинсны с выходами дскад дс.l!11! сл1! 111стОты Il с !стчlll"!1, TpIII! сры Il элементы И, отл и ч а ю щийс)I тсм, ITo, с целью умень!!1е!!1!1! !!ераи!!Омер!!Ост1! следования выходных импульсов, в него ьч1едсн элемент ИЛИ, входы которого подключены к выходам элементов И, управляющий вход каждого из которых соединен с выходом соответствующего блока сравнения, информационный вход первого элемента И соединен с входом первой декады делителя частоты, а информационные входы других элементов И вЂ” с единичными выходами триггеров, тактирующие входы которых подключены к входам соответствующих декад делителя частоты, а установочные входы объединены и подключены к входу первой декады делителя частоты.

2. Делитель частоты по п. 1, о т л и ч а юшийся тем, что каждый блок сравнения содержит управляемый триггер, логические элементы И вЂ” НЕ и 2И вЂ” ИЛИ, управляющие входы которых подключены поразрядно к единичным и нулевым выходам декады делителя частоты и счетчика, а выходы через один из логических элементов И вЂ” НŠ— к С-входу управляемого триггера, О- и R-входы которого подключены к выходам других логических элементов И вЂ” НЕ, входы которых подключены к управляемым входам логических элементов 2И вЂ” ИЛИ.

Источники информации, принятыс во внимание при экспертизе

1. Патент Японии № 47 — 51535, кл. 98 (6) С

32, 1972.

2. Патент ФРГ № 1231300, кл. 21а 36/22, 1966.

563128

21 71

zZ Рб

Р.7 27

Составитель М. Аудринг

Техред М Семенов Корректор И. Позняковская

Редактор Е. Караулова

Типография, пр. Сапунова, 2

Заказ 1663/8 Изд. ¹ 623 Тираж 1080 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, К-35, Раушская наб., д. 4/5