Устройство для контроля блоков памяти

 

Сеюз Саеетсимн

Сецлталистическин

1аеслубеа

ОПИ(;.АНИЕ

ИЗОБРЕТЕН ИЯ и АВТОРСКОМУ СВИДИТВДЬСТВУ (61) Дополнительное к авт. свил-ву (22) Заявлено 08.04.7Ц21) 2345189/24 (11) 670110 (51) М. Кл.

2 11 С 29/00 с црисоединеипем заявки №

Гааударстнанный наинтат

6аввта Мнннатраа СЮ ра даная нэоарвтеннй н аткрытнй (23} Приоритет (43) Опубликовано25.08.77,Бюллетень №31 (45) Дата опубликования описании 30.09.77 (53) УДК 681.327..6 (088.8) (72) Авторы изобретения

Н. И, Варнес, Б. Е. Гласко и А. К. Култыгин (71) Заявитель (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ

ПАМЯТИ

Изобретение относится к области вычислительной техники и может быть использовано в,запомннакапих устройствах с исправлением ошибок.

Известно устройство цля контроля блоков памяти, соцержащее блок формирования адреса, блок сравнения, блок фиксации ошибк(13.

Наибелее близким к изобретению является устройство предназначенное цля контро- 10 ля и комплектования оцноразряцных блоков памяти с цефектами цля построения полноразряцного блока памяти с исправлением ошибок, соцержашее блом анализа; соециненный с блоком сравнения и с блокам регистра 16 ции, цва блока памяти, первые входы которых соединены с блоком регистрации, второй вход первого блока памяти - c блоком сравнения второй s«oa второго блока памяти - с пер» вым блоком памяти, адресный вхоц первого 20 блока памяти - с адресным входом проверяемого блока памяти и с формирователем адресов, блок управления, соединенный с проверяемым блоком памяти, с блоком сравнения и с формирователем ацпесов(2). 25

В этом устройстве чнформацня об ошибках по адресам проверяемого блока памяти и всех блоков памяти, ранее подобранных цля цанного комплекта полноразряцного блока памяти, хранится в первом блоке памиан. B случае, если проверяемый блок памяти подходит цля поцбираемого комплекта полноразрядного блока памяти по йоианаку несовпацения ацресов ячеек, соцержашйх це ,фекты во всех проверенных блоках памяти поцбираемого комплекта, то инфорлтация об о нбках Iro адресам подбираемого комплек

Та из первого блока памяти считывается и записывается во второй блок памяти по всем адресам.

Если же проверяемый блок памяти не. герцен цля поцбираемого комплекта, то в первом блоке памяти произойц исхажение информации об ошибках IID адресам поцбираемого комплекта полноразряцного блока памяти. Восстановление информации в первом блоке памяти пронсхоцит при повторном переборе всех ацресов. При етом информация считывается лз второго блока памяти и за570110 писывается в первый блок памяти по всем адресам.

Недостатками этого устройства являютсн. сложность контроля и большов время комплек тования полноразряднык блоков памяти с де- б фек тами. цель изобретения - повышение быстродействия и надежности увтройства.

Достигается это тем, что в устройство для контроля блоков памяти, содержащее 10 блок сравнения, блок анализа, блок регистрации, блок формирования адресов и два блока памяти, введен элемен И, один вход которого соединен с выходом второго„блока памяти, а другой вход и управляющий вкод формирователя адресов - c выходом блока сравнения, вьход элемента И подключен к дополнительному входу блока регистрации.

На чертеже представлена блок-скема уст. ройства для контроля блоков памяти. 20

Устройство для контроля блоков памяти содержит блок сравнения 1, блок анализа 2, блок регистрации 3, форми ователь адресов

4, первый блок памяти 5, второй блок памяти 6, элемент И 7. 25

Перед началом контр ля проверяемых блоков памяти во второй блок памяти 6 предва- рительно заьисываютсн О по всем адресам, после чего формирователь адресов 4 устанавливается в "О ° 11епи предвари™ » 30 ного обнуления второго блока памяти 6 и формирователь адресов 4 условно не показаны.

При пропуске устройства формирователь андресов 4 вырабатывает сигналы, обеспечивамщие перебор всех адресоа. проверяемо- 35 го блока памяти, первого и второго блоков памяти 5 н 8, Блок сравнения 1 прн рервом пересчете адресов формирует на числовых шинах записи импульсы числа, соответствуюцше записи "1" и»О" по каждому адресу 10 проверяемого блока памяти. При э.ом с блока региствации 3 по управляемому входу первого и второго блоков, памяти 5 и и ,формируется сигнал, приводящий к считыванию информации из второго блока памя- 45 ти 6 и записи в первый блок памяти 5 сигнала, поступавшего с выхода блока сравнения l, B случае отсутствия ошибки в проверяемом блоке памяти по какому-либо адресу на выходе блока сравнения будет сигнал 0

О» и в первый блок памяти 5 записывает ;я

О, а прн возникновении ошибки лс этому адресу соответственно записывается "1 .

Сигнал с блока сравнения 1 поступает на блок анализа 2, который вырабатывает 05 сигнал, возбуждающий блок регистрации 3, если число ошибок превышает заданное число . (допустимое число ошибок на каждыМ блок памяти). Блок регистрации 3 прекращает при этом формирование управлявших сигналов первого и второго блоков памяти

5 и 6, при этом проверяемый блок памяти считается " не годным". Одновременно сигнал с блока сравнения 1 поступает на первый управляющий вкод элемента И 7, на второй управляющий вход которого поступает сигнал, считанный из второго блока памяти 6 по тому же адресу, что и из проверяемого блока памяти. Если при этом из второго блока памяти 6 считывается "О", что соответствует отсутствию ошибок по этому адре« су в ранее проверенных одноразрядных блоках памяти, то сигнал с выхода элемента

И 7 не возбуждает блок регистрации 3.

Если же считывается " 1", что означает наличие г.гибки по этому адресу в одном иэ проверенных ранее одноразрядны блоков памяти, то при Раличии ошибки в проверяемом блоке памяти на выходе блока сравнения 1 возбуждается элемент И 7, который возбуждает блок регистрации 3, и проверяемый одноразрядный блок памяти считается

"не годным для данноГо комплекта, при этом прекращается формирование блоком регистрации 3 управляющих сигналов считывания. для второго блока памяти 6 и записи в первый блок памяти 5.

Если проверяемый блок памяти "годен", то при повторном переборе адресов блок регистрации 3 формирует управляющий сигнал, приводящий к считыванию информации из первого блоке памяти 5 и записи этой информа. ции во второй блок памяти 6, так как числовая шина записи второго блока памяти 6 соединена а выходом первого блока памяти

5. Сигнал с блока сравнения 1 управляет работой формирователя адресов 4, обеспечивая запись информации во второй блок памя ти 6 нэ первого блока памяти 5 только по тем адресам, по которым в проверяемом блоке памяти была ошибка, т.е, когда имеется сигнал "1 на выходе блока сравнения 1.

Предлагаемое устройство для контроля блока памяти выгодно отличается m известнык, так как позволяет упростить схему и уменьшить время контроля и комплектования полноразрядных блоков памяти иэ одноразрядных блоков памяти с дефектами за счет исключения цикла восстанрвления по всем адресам информации о дефектах в первом блоке памяти в случае„еспн проверяемый блок памяти окажется "не годным" для дан ного полнораэрядного комплекта, Формула изобретения

Устройство для контроля блоков памяти,: содержащее последовательно соединенные

570110

Составитель Г. Мамджян

Редактор Е, Гончар Техред Н. Бабурка Корректор С. Патрушева

Заказ 3064/45 Тираж 729 Подписное

КНИИПИ Государственного комитета Совета Министров СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, г. Ужгород, ул. Проектная, 4 блоки сравнения, анализа и р гистрации, выхоц блока сравнения подключен к информационному входь первого блока памяти, выход которого соединен с информационными входами второго блока памяти, адресные входы блоков памяти соединены с соответствующими выходами формирователя адресов, о т л и ч а ю ш e e с я тем, что, с целью повышения быстродействия и надежности устройства, оно содержит элемент И, один 0 вход которого соединен с выходом второго .

6 блока памяти а другой вход и управляющий вход формирователя адресов - с выходом блока сравнения, выход элементе И подключен к дополнительному входу блока регистрции, Источники информации, принятые во внимание при экспертизе;

1. Авторское свидетельство СССР

l4 341087, кл, Ci 11 С 29/00, 1968.

2. Лвторское свидетельство СССР

No 504250, кл. G 06 Г, 1975.