Преобразователь последовательного кода в параллельный

 

Союз Советскиз

Социалистических

Республик (11) 571805 (61) Дополнительное к авт. свнд-ву (22) Заявлено 20.06.75 (21) 2147556/24 с присоединением заявки № (23) Приоритет (43) Опубликовано 05,08,77.Бюллетень № 33 (45) Дата опубликовании описания 27,10.77, (51) М. Кл и

G 06 f 5/04

Гесудерстввнный немнтет

Сввете Мнннстрев СССР не делам нэнбретнннй н етнрмтнй (53) УДК 681.325 (088.8) (72) Авторы изобретения

3. И. Шарапова, Ю, А, Бажлев, H. A. Хрусталев (71) Заявитель (54) ПРЕОБРАЗОВАТЕЛЬ ПОСЛЕДОВАТЕЛЬНОГО

КОДА В ПАРАЛЛЕЛЬНЫЙ

Изобретение отибЬится к области вычис» лительной техники и может быть использовано для преобразования последовательного двоичного кода в параллельнЫй.

Известен преобразователь последователь ного кода в параллельный, содержащий двух тактный регистр сдвига, блок формирования конца кодовой комбинации и ключи )1).

Недостатком устройства является возмо:.и» ность возникновения помехи в выходных цэ пях иэ-за переходных процессов в устройстве.

Наиболее близким техническим решением к изобретению является преобразователь последовательного кода в параллельный, со держащий регистр хранения информации, вхо >5 ды которого соединены с выходами дешиф ратора, элемент НЕ, первйй элемент задерж.ки, вход которого подключен ко входу пре образователя, а выход к стробирующему входу дешифратора (2Ц

В этом устройстве для устранения помехи по соседнему разряду используются прямой и инверсный сигналы последовательного кода и задерживается информационный импульс по отношению к синхроимпульсу на величину, мь

BG более половины длительности синхроине» пульса, Однако с уменьшением длительности информационного импульса временной разброс схемы задержки приближается к длительноо ти "àìîãî импульса. В результате увеличи вается вероятность перекрытия синхроимпулм сом информационного сигнала, а, следова» тельно, возможно появление помехи по соседнему- ра зряду.

Целью изобретения является повышение помехоустойчивости устройства.

Эта цель достигается тем, что в предложенный преобразователь последовательного кода в параллельный, содержащий регистр хранения информации, входы которого сое»динены с выходами дешифратора, элемент

НЕ, первый элемент задержки, вход кото» рого подключен ко входу преобрнэзователя, а выход к стробирующему входу дешифретора, введены счетчик, четыре элемента И, второй эпемент задержки и элемент ИЛИ. Вход" ная шина сигналов синхронизации соединена с первММи входами первого и второго эле ментов И. Второй вход второго элемента

И подключен к входной шине сигнала разрэ

5 1805 шения приема, а выход через второй элемент задержки- ко второму входу первого алемента И, выход которого соединен с первым входом счетчика, входом алемента HE u первым входом третьего элемента И. Осталь. ные входы третьего элемента И подключены к выходам счетчика, к соответствующим входам дешифраторе и к соответствующим входам, кроме первого, четвертого элемента И, первый вход которого подключен к выходу 10 элемента НЕ. Выходы третьего и четвертого элементов И соединены со входами элемента ИЛИ, выход которого подключен ко второму входу счетчика.

На чертеже изображена блок-схема пред- 15 ложенного преобразователя.

Преобразователь содержит апемент задержкй 1, вход которого подключен к инфор мационной шине 2, а выход - к стробируюшему входу 3 дешифратора 4, другие входы у

5) «5п которого соединены с выходами

6 - 6л счетчика 7 (где й:- число разрядов счетчика), регистр 8 хранения информации, входы 9 - 8к (где х -число разрядов двоичного кода) которого соединены с выхо- 25 дами дешифратора 4-. Входная шина 10 сиг палов синхронизации соединена с первыми входами первого 11 и второго 12 элементов И. Второй вход элемента И 12 соединен с входной шиной 13 сигнала разрешения прие60 ма, а выход через второй элемент зедерж ки 14 - со вторым входом элемента И 11, выход которого сое щнен с первым счетным входом 15 счетчика 7, со входом 16третьего элемента И 17 и через элемент HE 18 М со входом 19 четвертого элемента И 20.

Другие входы 21 - 21п и 22 — 22 але» ментов И 17 и 20 подключены к выходам счетчика 7. Выходы элементов И 1-7 и 20 связаны со входами алемента ИЛИ 23, выхоу 4О которого подсоединен ко входу 24 установки в 0 счетчика 7.

Устройство работает следующим образом, В исходном состоянии, когда сигналы на шинах 2 и 10 отсутствуют, счетчик 7 поддерживается.в нулевом состоянии сигналом, поступающим через элемент ИЛИ 23 на выход 24 установки в 0" счетчика 7 с алемента И 17, дешифруюшего нулевые щ состояния разрядов счетчика. При подаче по шине 13 сигнала разрешения приема первый синхроимпульс, пришедший по шине 10, открывает элемент И 11 только после того, как атот же синхроимпульс поступит на вто-, рой вход элемента И 11 через элемент И 12 и элемент задержки 14. Сигнал с выхода элемента И 11 поступает не вход 16 элемента ..И 17 и закрывает его. В результа те сни ается сигнал со входа 24 установки Ю в "0" счетчика 7, поденный на него через алемент ИЛИ 23. После снятия этого си нала импульс, пришедший не вход 15 счет чика 7> устанавливает в нем код единицы.

Элемент И 17 остается в закрытом состоя нии по окончании синхроимпульсе благодаря сигналу, поступающему с выхода 6 счетчи ка на вход 21 . Последующие синхроиье пульсы, приходящие на вход 15 счетчика 7, приводят к появлению единичных сигналов на выходах 6 - 6п счетчика. Сигналы с выхо дов счетчика поступают одновременно на вхо. ды 5I 5п дешифратора 4 и на входы 21 »

21 элементе И 17.

Кодовые импульсы, которые приходят по шине 2 одновременно с синхроимпульсами, поступают через элемент задержки 1 на стробирующий вход 3 дешифратора 4. В результате каждому единичному кодовому импульсу соответствует сигнал на том выходе дешифратора 4, номер которого соответствует номеру разряда атого кодового импульса.

Импульсы с выходов 94 - 9 дешифратора

4 устанавливают в соответствующих разрядах регистра 8 хранения информации еди . ничный код, Те разряды регистра, на входы которых импульсы не прошли, остаются в нулевом состоянии, После прохождения всей серии кодовых импульсов в регистре 8 запоминается пос ледовательный код переданной кодограммы.

С приходом М -го сиМроимпульса, .соответ ствующего последнему разряду принимаемого двоичного кода, счетчик 7 заполняется. На входах 22 - 22д элемента И 20 присутст вуют сигналы, а после окончания М -ro синхроимпульса появляется сигнал на вхо де 19. При этом открывается элемент И 20 и на его выходе появляется сигнал, который через алемент ИЛИ 23 по входу 24 устанавливает счетчик 7 в нулевое состояние.

Элемент И 20 закрывается, а элемент И 17 открывается, и сигнал на его выходе через элемент ИЛИ 23 поддерживает счетчик 7 в пулевом положении. Устройство возвращается в исходное состояние.

Благодаря статичэской взаимосвязи нулевых состояний:счетчика 7 с. его входом установки в "0" все устройствс обладает повышенной устойчивостью к импульсным помехам, которые могут появиться на входе счетчика.

Элемент задержки 1 обеспечивает устранение помехи на входах 9 дешифратора 4 от переходных процессов в счетчике и деши раторе. Величина задержки должна обеспе чить приход информационных импульсов на вход 3 дешифратора 4 по окончании переход571805 ных процессов в счетчике 7 после поступления на его вход 15 синхроимпульсов. При этом длигельность информационных ямпупьсов и синхроимпульсов для работы устройства не имеет значении, Элемент задержки

14 исключает прохождение помех, приходя. щих по входной шине сигналов синхронизации на входы элементов 7, 17, 18 и 20.

Благодаря введению обратной связи в цель установки в "О счетчика повышены 10 статическая устойчивость, помехозащищен ность и надежность устройства.

В устройстве отсутствует временная взаимосвязь | длительности синхронизирующих и информационных импульсов с величиной за держки первого элемента задержки, величина которой I выбрана, только в зависимости от известных временных параметров схемных элементов. Второй элемент задержки защи щает устройство от кратковременных помех ® путем селекции синхроимпульсов по длитепь ности, Формула изобретения

Преобразователь последовательного кода в параллельный, содержал.,яй регистр кран@ ния информации, входы которого соединены с выходами дешифратора, элемент НЕ, пер ЗО вый элемент задержки, вход которого подключен ко входу преобразователя, а выходк стробируюшему входу дешифратора„о и л и ч а ю ш и и с я тем, что, с целью повыШения помехоустойчивости преобра зове тели, в него введены счетчик, четыре ълемента И, второй элемент задержки, элемент

ИЛИ, причем входная шина сигналов синхронизации соединена с первыми входами первс-= го и второго элементов И, второй вход вто» рого элемента И подключен к входной шине сигнала разрешения приема, его выход через второй элемент задержки соединен со вто рым входом первого элемента И, выход которого соединен с первым входом счетчика, входом элемента НЕ, первым входом третье го элемента И, остальные входы которого подключены к выходам счетчика, к come ствующим входам дешифратора и к соответ» ствующим входам, кроме первого, четвертого элемента И, первый вход которого под ключен к выходу элемента НЕ; выходы третьего и четвертого элементов И соеди нены со входами элемента ИЛИ, выход ко торого подключен ко второму входу счетчика..

Источники информации, принятые во внимание при экспертизе:

1. Авторское свидетельство СССР

%> 225553 5 06 т 5/04, 08,07 67.

2. Авторское свидетельство СССР

М 354410„б 06 f" 5/04, 0= 04.1970.

HHHHllVf Заказ ЗОЗ4/34

Тираж 818 Подписное

Фипнап ППП Патент, г. Ужгород, уп. Проектная,4