Постоянное запоминающее устройство

 

ОПИСАНИЕ

ИЗОБРЕТЕН ИЯ

К ЛВтОРСКОМЬ СВИДПЕЛЬСТВУ!

ii! 578657

Союз Советских

Социалистических

Республик (61) Дополнительное к авт. свпд-ву (22) Заявлено 30.12.74 (21) 2089020/18-24 с присоединением заявки №вЂ” (23) Приоритет (43) Опубликовано 30.10.77. Бюллетень № 40 (45) Дата опубликования описания 24.01.78 (51) М. Кл.- зG 11С 17/00

Государственный комитет

Совета Министров СССР ло делам изобретений и открытий (53) УДК 628.327.6 (088.8) (72) Авторы изобретения

В. Я. Кремлев, Г. И. Стороженко и Ю. И. Щетинин (71) Заявитель (54) ПОСТОЯННОЕ ЗАПОМИНА1ОЩЕЕ УСТРОЙСТВО

Изобретение относится к области производства полупроводниковых интегральных схем, и в частности, к производству интегральных постоянных запоминающих устройств.

Известны интегральные полупроводниковые постоянные запоминающие устройства матричного типа, содержащие входные дешифраторы по координатам Х и У, выходы которых подключены к соответствующим входам накопителя матричного типа, выходы которого подключены ко входам усилителей считывания, разрядные числовые и выходные шины (1).

Известные конструкции интегральных постоянных запоминающих устройств имеют следующие недостатки.

Требуются большие амплитуды логического сигнала, подаваемого на адресные шины. Наличие большого количества пассивных компонентов (резисторов), включенных между адресными и входными шинами, приводит к большим уровням рассеиваемой мощности.

Целью изобретения является повышение надежности устройства.

Эта цель достигается тем, что устройство содержит ключевые элементы, например, и-р-и (p-Lz-p) транзисторы, базы которых подключены к разрядным шинам, коллекторы — к выходным, а эмиттеры — объединены, а также тем, что элементы связи накопителя матричного типа выполнены в виде генератора тока.

На фиг. 1 представлена блок-схема одного из возможных вариантов предлагаемого постоянного запоминающего устройства; на фиг. 2 — другого ьарианта.

5 Устройство содер кпт входной дешифратор 1 по координате Х со входами 2 — 4, входной дешифратор 5 по координате 1 со входами

6 — 8, усилитель считывания 9 с выходами 10

» 11, накопитель 12 матр»чного т»па, число10 вые шины 13, ключевые элементы, например и-р-1L(p-и-р) транзисторы 14, элементы связи между адресными шинами Х и У, выполненные в виде генераторов тока, например, на транзисторах 15, разрядные шины 16 и выход13 ные — 17.

На фиг. 2 источники тока построены на р-и-р(а-р-и) транз»сторах, у которых коллекторы и эмпттеры»одсоедпнены соответственно к разрядным» числовым шинам Х и У.

vp Ь стройство работает следующим образом.

В предложенной конструкци» постоянного запоминающего устройства налпч»с ге»ератора тока между выбранными разрядной шиной

Х и числовон У приводит к открыванию ключевого и-р-и (р-и-р) транзистора 14» соответствует записи логического «О», а отсутств»е генератора тока соответствует записи логической «1». В варианте конструкции, приведен-. ном на ф»г. 2, запись «0» производится под3р ключсннем коллектора и эм»ттера транзпсто578657

Ра coo f тс гвснно I< f)33P53, I l40ll II11) 00 X н IIIL ловой шине У.

При подаче на входы 2- 4 и 6 — 8 адресного кода выборки на одной пз числовых шин 13 возникает высокий уровень напряжения, а на одной или более разрядны.;. шин 16 создается режим высокого выходного сопротивления.

При наличии генератора тока как элемента связи накопителя выбранная числовая шина

13 оказывается соединенно с разрядными шинами 16 и базами ключевых транзисторов 14.

Ключевые транзисторы открываются и на выходах накопителя появляется низкий уровень напряжения. Если связь между выбранной числовой шиной 13 и разрядными шинами 16 отсутствует, т. е. генератор тока оборван, то соответствующие ключевые транзисторы 14 оказываются закрытыми, что соответствует высокому уровню напряжения на выходах накопителя. Таким образом, наличие или отсутствие генератора тока в качестве элемента связи между числовыми и разрядными шинами накопителя позволяет записывать логические уровни «0» и «1».

В схеме, приведенной на фиг. 2, при появлении на одной из числовых шин 13 высокого уровня напряжения база-эмиттерные переходы транзисторов 15 окажутся смещенными в прямом направлении. Если разрядные шины, с которыми соединены колекторы транзисторов 15 и база ключеных транзисторов 14 находится в режиме высокого выходного сопротивления, ток коллекторов транзисторов 15 поступает в базу ключевых транзисторов

14 и на выходах накопителя появляется низкий уровень напряжения. Отсутствие транзпсторов между выбранными числовой шиной

13 и разрядными шинами 16 исключает отпирание транзисторов 14, что соответствует высокому уровню напря>кения на выходах накопителя 12. Таким образом, наличие или отсутствие транзисторов 15 в качестве элементов связи между числовыми и разрядными шинами накопителя позволяет записывать логические уровни «0» и «1».

10 Предложенное постоянное запоминающее устройство может быть реализовано по план арно-эпитаксиальной технологии, используемой при изготовлении полупроводниковых интегральных схем.

Формула изобретения

1. Постоянное запоминающее устройство, содержащее входные дешифраторы по координатам Х и У, выходы которых подключены к

20 соответствующим входам накопителя матричного типа, выходы которого подключены ко входам усилителей считывания, разрядные, числовые и выходные шины, о т л и ч а ю щ е еся тем, что, с целью повышения надежности

25 устройства, оно содержит ключевые элементы, например, п-р-и (р-п-р) транзисторы, базы которых подключены к разрядным шинам, коллекторы — к выходным, а эмиттеры — объединены.

30 2. Устройство по п. 1, отличающееся тем, что элементы связи накопителя матричного типа выполнены в виде генератора тока.

Источники информации, принятые во внимание при экспертизе

30 1. Патент США № 3529299, кл. 340-173, 1973.

578657

Составитель В. Гордонова

Техред А. Камышникова Корректор А. Степанова

Редактор H. Коляда

Подписное

Типография, лр. Сапунова, 2

Заказ 3168/1 Изд. № 1026 Тираж 738

НПО Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, 5К-35, Раушская наб., д. 4/5