Устройство цикловой синхронизации в системах передачи цифровой информации

 

(111 578669

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик (61) Дополнительное к авт. свпд-ву (22) Заявлено 22.03.76 (21) 2340083/18-09 с присоединением заявки № (23) Приоритет

Опубликовано 30.10.77. Бюллетень № 40

Дата опубликования описания 03.11.77 (51) М. 1|л.-" Н 04L 7, 08

Государственный комитет

Совета Министров СССР (53) УДЬ", 621.394.662 (088.8) по делам изобретений и открытий (72) Авторы изобретения

И, А. Белов и В. И. Агафонов (71) Заявитель (54) УСТРОЙСТВО ЦИКЛОВОЙ СИНХРОНИЗАЦИИ

В СИСТЕМАХ ПЕРЕДАЧИ ЦИФРОВОЙ ИНФОРМАЦИИ

Изобретение относится к технике связи, в частности к устройствам обеспечения синхронного запуска приемной и передающей аппаратуры.

Известно устройство, обеспечивающее определение фазирующей посылки с помощью сравнения информации из канала связи с вставленными в нее через определенный цикл посылками фазирования, сформированными на рекуррентной линии задержки, поступающей на рекуррентный анализатор и блок сравнения с проверочными символами с выхода рекуррентного анализатора (1).

Наиболее близким техническим решением к предлагаемому является устройство цикловой синхронизации в системах передачи цифровой информации, содержащее приемник бинарного сигнала, выход которого соединен с первым входом блока сравнения непосредственно, а с входом узла блокировки через рекуррентный анализатор, второй выход которого подключен к второму входу блока сравнения (2).

Однако известные устройства цикловой синхронизации обладают низкой помехоустойчивостью и большой вероятностью ложного выделения синхросигнала.

Целью изобретения является повышение помехоустойчивости и уменьшение вероятности южного выделения синхросигнала.

Для этого в предлагаемое устройство цикловой спн|ронизацпп в системах передачи цифровой информации введены первый и второй счетчики единиц, формирователь меток времени, инвертор, блок совпадения и формирователь одиночных сигналов, при =-том одпч из выходов формирователя меток времени соединен с выходом узла блокировки и с входом

«Сброс» первого счетчика единиц. а другой

ВЫХОД вЂ” — С РСГIICTPIIPA IОЩIIМ В,0 ДОМ ПСРВОГО счетчика единиц и через второй счет1ик единиц с одним из входов блока совпадения, к другому входу которого подключен выход первого счетчика едш пц, а вы|од блока совпадения через формирователь одиночны.; сигналов подключен к дополнительному в|оду рскуррентного анализатора, кроме того, с 1ст ый выход формирователя меток времени 110дкл1очен к соответству10щему в|оду формироьатсля одиночных сигналов, а выход блока сраш1снпя подключен через инвертор к счетным входам первого и второго счетчиков единиц.

На чepтеже прпвLдена сTpу кту pklаяэлLкTр11 ческая схема предлагаемого устройства.

Устройство цпкловой спн|ронизацпп в cIIстемах передачи цифровой информации содср?кит приемник 1 бинарного сигнала, выход которого соединен с первым в|одом блока 2 сравнения непосредственно, а с B_#_0 ом узла

3 блокировки через рекуррентный анализатор

4, второй выход которого подключен к второ578669

15

ЭЭ му входу блока 2 сравнения, первый 5 и второй 6 счетчики единиц, формирователь 7 меток времени, инвертор 8, блок 9 совпадения и формирователь 10 одиночных сигналов, при этом один из выходов формирователя 7 меток времени соединен с выходом узла 3 блокировки и с входом «Сброс» первого счетчика 5 единиц и через второй счетчик 6 единиц с одним из входов блока 9 совпадения, к другому входу которого подключен выход первого счетчика единиц, а выход блока 9 совпадения через формирователь 10 одиночных сигналов подключен к дополнительному входу рекуррентного анализатора 4, кроме того, счетный выход формирователя 7 меток времени подключен к соответствующему входу формирователя 10 одиночны.; сигналов, а выход блока 2 сравнения подключен через инвертор 8 к счетным входам первого 5 и второго 6 счетчиков единиц.

Устройство работает следующим образом.

Принимаемый сигнал из канала связи поступает на приемник 1 бинарного сигнала и с

его выхода одновременно на рекуррентный анализатор 4 и блок 2 сравнения. С выхода рекуррентного анализатора 4, осуществляющего формирование проверочных символов, сигнал подается на второй вход блока 2 сравнения. Сигнал с выхода блока сравнения через инвертор 8 подается одновременно на счетные входы формирователя 10 одиночных сигналов, срабатывающего при возникновении на его входе l единиц на участке (l+k) (k— число допустимых ошибок), и первого счетчика 5 единиц, срабатывающего при поступлении на его вход и единиц (и — значность рекурренты).

Формирователь 7 меток времени имеет три анализатора, настроенных на n(l+k) и 2(l+

+k) тактов канальной частоты. Сигнал с первого анализатора осуществляет сброс формирователя одиночных сигналов в исходное состояние. Сигнал со второго анализатора осуществляет фиксацию результатов просчета формирователем одиночных сигналов и первым счетчиком единиц с инвертора. Сигнал с третьего анализатора осуществляет фиксацию результата просчета вторым счетчиком единиц, на счетный выход которого подается сигнал с блока совпадения при одновременном срабатывании формирователя одиночных сигналов и первого счетчика единиц. При возникновении двух единиц на входе второго счетчика единиц на длине L посылки фазирования с

его выхода выделяется сигнал, который воздействует на рекуррентный анализатор, замыкая обратную связь. В результате с рекуррентного анализатора выдается синхронизирующий импульс, используемый для синхронизации приемной части аппаратуры передачи данных. При отсутствии информации на входе приемника бинарного сигнала с выхода узла блокировки, настроенного на и тактов, производится сброс формирователя одиночных сигналов в исходное состояние.

Использование предлагаемого устройства уменьшает вероятность ложного выделения синхросигнала и повышает пропускную способность аппаратуры передачи данных.

Формула изобретения

Устройство цикловой синхронизации в системах передачи цифровой информации, содержащее приемник бинарного сигнала, выход которого соединен с первым входом блока сравнения непосредственно, а с входом узла блокировки через рекуррентный анализатор, второй выход которого подключен к второму входу блока сравнения, о т л и ч а ю щ е е с я тем, что, с целью повышения помехоустойчивости и уменьшения вероятности ложного выделения синхросигнала, введены первый и второй счетчики единиц, формирователь меток времени, инвертор, блок совпадения и формирователь одиночных сигналов, при этом один из выходов формирователя меток времени соединен с выходом узла блокировки и с входом «Сброс» первого счетчика единиц, а другой выход — с регистрирующим входом первого счетчика единиц и через второй счетчик единиц с одним из входов блока совпадения, к другому входу которого подключен вы«од первого счетчика единиц, а выход блока совпадения через формирователь одиночных сигналов подключен к дополнительному входу рекуррентного анализатора, кроме того, счетный выход формирователя меток времени подключен к соответствующему входу формирователя одиночных сигналов, а выход блока сравнения подключен через инвертор к счетным входам первого и второго счетчиков единиц.

Источники информации, принятые во внимание при экспертизе

1. Шляпоберский В. И. Элементы дискретных систем связи. М., Военное издательство

Министерства обороны СССР, 1965, с. 257.

2. Мартынов Е. М. Синхронизация в системах передачи дискретных сообщений. М., «Связь», 1972, с. 172.

578669

Составитель Е. Прозоровская

Техред А. Камышникова

Корректор А. Степанова

Редактор Е. Караулова

Подписное

Тип огр а фи я, п р. Сапунова, 2

Заказ 2456/4 Изд. № 889 Тираж 818

НПО Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, К-35, Раушская наб., д. 4/5