Формирователь адресных токов

 

Оп ИСАНИЕ

ИЗОБРЕТЕНИЯ, и втоаскомю свидатальствю

Союз Советскнх

Социалистических.1оеспубаик (11)-5.85544 (61) Дополнительное к авт. свид-ву

2 (22) Заявлено 24.03.78 (И) 2337922/18-2 (И) М. Кл.

Q 11 С 8/00 с присоединением заявки № (23) Приоритет

1ооудорстоеиимй комитет

Совете Ииииотроо СССР оо делом иаоорвтеиий и отирьпий (43) Опубликовано 28.12.77. Вююлетень №4 (53) УЛК .6 (О88.8) (45) Дата опубликования описания iS.IX.77 (72) Автор изобретении

A. М. Липец (71) Заявитель (54) ФОРМИРОВАТЕЛЬ АДРЕСНЫХ ТОКОВ

Изобретение относится к вычислительной технике, в частности к запоминающим устрой- ствам цифровых вычислительных машин, Известны формирователи адресных токов., в которые для повышения надежности работы включен дополнительный транзисторный формирователь, выход которого подключен к коллекторам транзисторов, причем входы транзисторов подключены ко входам дешифратора (11 °

Наиболее близким техническим решением являются формирователи адресных токов, содержащие переключатели . токов, состоящие иэ основного и вспомогательных каскадов, п. разрядные дешифрвторы и логический блок 12).

Недостатками данного формирователя адресных токов является большая мощность, рассеиваемая на основных транзисторах переключателя токов, и большое потребление тока в цепях этих транзисторов, причем число переключателей токов равно числу выходов дешифpampa, Цель изобретения — - повышение надежности, сокращение потребляемой мощности, снижение габаритов и стоимости формирователей адресных токов.

Это достигается тем, что вход основного каскада ввереключателя тока подключен к выходу логического блока, а входы вспомогательных каскадов — к соответствующим выходам дешифратора.

На чертеже показана принципиальная электрическая схема предлагаемого формирователя адресных токов.

Он содержит логический блок 1, дешифратор 2, вспомогательный каскад 3 и основной каскад. Последний состоит иэ основных транзисторов 4 и 5 с резисторами 6, 7 и 8, 9 соответственно в цепи базы и в коллекторе, вспомогательных транзисторов 10 — 13, базы которых попарно объединены и подключены к делителям на резисторах 14 и 15 и диодах 16, 17, а коллекторы нагружены на трансформаторы выходного каскада, резисторов 18, 19, задающих ток в переключателях токов, и диодов 20, 21, соединенных последовательно и подключенных к.диодам 16, 17, Эмиттеры транзисторов 4, 10, ЗВ 12 и 5, 11, 13 объединены и подключены к резисторам 18 и 19 соответственно.

Формирователь адресных токов работает следующим образом.

Потенциал в цепи базы транзисторов 4 и > 5 изменяется от 0 до +3,5Â, а в цепях базы транзисторов !Π— 13 от О до..+ 2 В. Это обеспечивается резисторами 6 н 7 и Яелителями иэ резисторов !4, 15 и диодов 16, 17, 20 и 21.

Рассмотрим работу схемы, когда в базе. транзисторов 4 и 5 потенциал + 3,5 В. В этом случае транзистор открыт, ток протекает от — Е2, резистор !8, транзистор 4, резистор 8 на

+ EI, в эмиттере транзистора ЗВ.

Аналогично для транзистора 5. Независимо от потенциала в базах транзисторов !О— !

3 (О или +2В), так как в эмиттере у них

ЗВ этн транзисторы закрыты (поэтому транзисторы 4, 5 будем иногда называть основными, а транзисторы 10 — 13 — вспомогателы;.ыми).

Теперь рассмотрим работу схемы, когда в базе транзистора 4 потенциал,снизится от

+ 3,5В к ОВ, причем потенциал в базе транзисторов 10, l + 2В, а !2, 3 — ОВ (логнка работы дешифратора такова, что яа выбранном выходе дешифратора 2 формируется положительный по-енциал, а на невыбраиных — ОВ).

В этом случае ток нереключятся я транзистор

10 от — Е2, резистор 18, транзистор 10, трансформатор на +ЕЗ, транзистор 10 будет открыт и у него в эмиттере будет потенциал

+!5В который надежно закроет транзисторы 4 и

l2, у которых в базе ОВ. Очевидно, из описанного выше, что состояние траязисторов 6, I I u !

3 останется беэ изменения.

Ток, протекающий через трансформатор, подключенный к коллектору транзистора 10, вызывает открывание ключа вытекающего тока е нагрузку. При появлении в базе транзистора

4 потенциала +3,5В схема возвращается в исходное состояние.

Затем в базу транзистора 5 подается на заданное время потенциал ОВ. что приводят к переключению тока через транзистор I! и открыванию ключа втекающего тока аналогично описанному для транзистора 10.

Для оперативных запоминающих устройств (ОЗУ) системы ЗД данный формирователь адресных токов формирует последовательно Полутоки считывания и записи.

Длительность этих токов формирует логический блок 1, так как при каждом обращении к

ОЗУ транзистор 4 (5) обязат льно закрывается на время считывания (записи), то мощность, рассеиваемая на них, уменьшается в величину

1в скважности раэ, а следовательно, и надежность их работы возрастает.

На чертеже у дешифратора 2 для простоты, яоказано два выхода, однако предлагаемая схема прове,"ялась с дешифратором 2 на восемь выходов.

Использование изобретения позволит повысить надежность работы, значительно снизить потребляемую мощность по источникам + Е+ и — Е2, сократить объем оборудования, габариты и стоимость формирователя адресных токов.

Форынрователь адресных .:токов, содержащий переключатель токов, состоящий из основного н вспомогательных каскадов, дешифратор и логический блок, отлммаюи4ыйся тем, что, с цМью уменьшения потребляемой мощности, вход основного каскада переключателя тока подключен к выходу логического блока, а входы

1ф вспомогательных каскадов — к соответствующим выходам дешифратора.

Источники информации, принятые во внимание при экспертизе:

I. Авторское свидетельство СССР J4 399006, кл. 0 II С 7/00, 1970. ..2. Гехническое описание запоминающего устройства, ТУ ПСЗ, 069.032, 1973.

585544

Составитель В. Гордвнова

Редактор Л. Народная Техред О. Луговая .Корректор Л. Фелорчук

Заказ 5055/42 Тираж 729 Подписное

ОНИИПИ Госуларетвенного комитета Сонета Министров (Х(.P по делам изобретений и огкрытий

113035, Москва, Ж 35, Раушская иаб., л, 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4