Устройство считывания заряда (варианты) и запоминающее устройство с матричной адресацией, снабженное таким устройством

Изобретение относится к устройству считывания заряда и к энергонезависимому запоминающему устройству с пассивной матричной адресацией. Техническим результатом является улучшение сбалансированности по заряду, контроль выходного сигнала и обеспечение автоматического смещения в синфазном режиме, автоматическая коррекция смещения нулевого уровня. Устройство считывания заряда содержит два опорных средства по заряду, два псевдодифференциальных опорных считывающих усилителя (RSA1; RSA2) и псевдодифференциальный считывающий усилитель (SA). Другой вариант этого устройства предназначен для считывания зарядов с множества средств (701) хранения заряда и содержит, по меньшей мере, две пары опорных средств по заряду, два псевдодифференциальных опорных считывающих усилителя (RSA1; RSA2) и, по меньшей мере, два псевдодифференциальных считывающих усилителя (SA). Энергонезависимое запоминающее устройство с пассивной матричной адресацией содержит электрически поляризуемый диэлектрический запоминающий материал, обладающий гистерезисом, и описанную выше систему считывающих усилителей. 3 н. и 17 з.п. ф-лы, 10 ил.

 

Область техники

Настоящее изобретение относится к устройству считывания заряда, содержащему опорные средства по заряду и систему считывающих усилителей (называемых также усилителями считывания). Устройство по изобретению преимущественно предназначено для считывания заряда с пассивно адресуемых средств хранения заряда. Изобретение относится также к устройству считывания заряда, предназначенному для считывания заряда с множества пассивно адресуемых средств хранения заряда.

Кроме того, изобретение относится к энергонезависимому запоминающему устройству с пассивной матричной адресацией, содержащему электрически поляризуемый диэлектрический запоминающий материал, обладающий гистерезисом, в частности ферроэлектрический или электретный материал. Этот запоминающий материал образует слой, контактирующий с первым массивом и со вторым массивом электродов адресации, взаимно параллельных в пределах массива. При этом электроды первого массива, которые образуют управляющие линии запоминающего устройства, расположены перпендикулярно электродам второго массива, образующим линии данных запоминающего устройства. В зонах скрещивания управляющих линий и линий данных в запоминающем материале задаются ячейки памяти с конденсатороподобной структурой. С использованием соответствующих управляющей линии и линии данных может быть осуществлена селективная адресация к каждой ячейке памяти для осуществления операции записи/считывания. Операция записи в ячейку памяти осуществляется путем придания этой ячейке требуемого состояния поляризации посредством приложения к ней напряжения по управляющей линии и линии данных, задающим указанную ячейку. Прилагаемое напряжение способно либо установить в ячейке памяти заданное состояние поляризации либо произвести переключение состояния поляризации данной ячейки. Операция считывания осуществляется путем приложения напряжения к ячейке памяти и детектирования, по меньшей мере, одного электрического параметра выходного тока на линии данных. При этом одно или более устройств считывания заряда согласно изобретению служит (служат) для определения указанных состояний поляризации ячеек памяти в процессе операции считывания.

Уровень техники

Ферроэлектрики, образующие, строго говоря, подкласс электретов, представляют собой электрически поляризуемые материалы, которые в отсутствие внешнего электрического поля обладают, по меньшей мере, двумя равновесными ориентациями вектора спонтанной поляризации и в которых вектор спонтанной поляризации может быть переключен между этими двумя ориентациями посредством приложения электрического поля. Эффект памяти, проявляемый материалами с подобными бистабильными состояниями остаточной поляризации, может быть использован в запоминающих устройствах. При этом одно из состояний поляризации рассматривается как представляющее логическую "1", а второе - логический "0". Типичные приложения с использованием пассивно адресуемой матричной памяти реализуются с применением двух массивов параллельных электродов, которые скрещиваются (обычно под прямым углом) с образованием матрицы зон скрещивания. Индивидуальный доступ к каждой такой зоне осуществляется электрическим путем, посредством селективного возбуждения соответствующего электрода с одного из краев матрицы. Между массивами электродов расположен ферроэлектрический материал, в котором образуются конденсатороподобные структуры. Благодаря этому зоны скрещивания способны функционировать в качестве ячеек памяти. Когда между двумя электродами создана разность потенциалов, ферроэлектрический материал в ячейке памяти подвергается воздействию электрического поля. В результате материал генерирует поляризационный отклик, который в общем случае следует кривой гистерезиса или ее части. Управляя направлением и величиной электрического поля, ячейки памяти можно привести в желаемое логическое состояние. Использование пассивной адресации в устройствах описанного типа обеспечивает простоту изготовления при высокой плотности зон скрещивания.

Параллельные электроды одного массива обычно именуются управляющими линиями, а электроды второго массива - линиями данных. Соответствующие электронные контуры обеспечивают выполнение драйверных операций и операций считывания (детектирования) в отношении матричной памяти за счет использования временной последовательности сигналов, соответствующих протоколу подачи напряжений во времени. Потенциалы на выбранных управляющих линиях и линиях данных контролируются таким образом, чтобы при осуществлении драйверных операций и операций считывания они были близки или совпадали с несколькими заданными уровнями потенциала. Линии данных, кроме того, подключены к контуру, который детектирует (считывает) заряды, текущие между линиями данных и ячейками памяти, подключенными к этим линиям данных, в течение определенной части указанной временной последовательности. Данный контур имеет в своем составе считывающие усилители.

Считывающие усилители обычно осуществляют сравнение поляризационного отклика ячеек памяти с некоторым опорным значением напряжения или заряда. Для формирования опорного значения могут быть использованы различные методы. В предположении, что условия считывания являются стабильными и предсказуемыми, вклад паразитных компонентов может быть в принципе устранен путем вычитания фиксированного заряда из значения, зарегистрированного считывающим усилителем во время цикла считывания. Однако во многих случаях значительный уровень и непостоянство шумовых составляющих делают такой подход неприемлемым. В дополнение к различиям между ячейками памяти в одном запоминающем устройстве, обусловленным допусками на их изготовление, возможны значительные вариации в отношении усталостных характеристик и "импринтинга". Кроме того, паразитный ток, ассоциированный с активной линией данных, может зависеть от реальных логических состояний неадресованных ячеек памяти на этой линии данных. В связи с этим для решения рассматриваемой проблемы уровни опорного напряжения целесообразно получить от соседних ячеек памяти.

Контур опорного напряжения, используемый при определении состояния поляризации ферроэлектрического конденсатора, описан в патенте США №5218566. Известный контур содержит пару ферроэлектрических конденсаторов, которые имеют взаимно противоположные направления поляризации. Заряды, хранящиеся на этих конденсаторах, считываются соответствующими считывающими конденсаторами. За счет закорачивания считывающего конденсатора можно получить опорное напряжение, которое может быть использовано для сравнения сигналов от других ячеек памяти, т.е. сигналов, генерированных другими ферроэлектрическими конденсаторами. Аналогичный подход, описанный в патенте США №5999439, предусматривает использование мультиплексирующего считывающего усилителя для сравнения данных, хранящихся в ячейках памяти, с опорным напряжением, генерируемым парой опорных ячеек памяти. Однако оба известных контура содержат активно адресуемую матричную память, что делает требования к используемым в них считывающим усилителям менее критичными. Уровень входных сигналов в пассивно адресуемой матричной памяти является существенно более низким, и ни в одном из названных патентов не приводится решение данной проблемы.

В патенте США №5572474 описан псевдодифференциальный считывающий усилитель, который считывает состояние ячейки памяти в соответствующем массиве путем сопоставления с опорной ячейкой памяти, находящейся в известном состоянии. Используемый считывающий усилитель имеет входной каскад, подключенный к ячейке памяти из анализируемого массива. Этот каскад формирует сигналы, подаваемые на дифференциальный каскад, который генерирует выходные сигналы. Входной каскад содержит каскодные схемы, включенные на опорной стороне и на стороне массива и образованные взаимно согласованными компонентами для того, чтобы исключить влияние непостоянства внешних факторов, включая схемные и температурные факторы, на выходной дифференциальный сигнал. Однако известный контур основан на эффекте использования усиления МОП-транзистора и не обеспечивает автоматической коррекции смещения нулевого уровня и высококачественного баланса по заряду.

Патент США №5638322 описывает псевдодифференциальный считывающий усилитель, обеспечивающий эффективное подавление синфазного шума. Считывающий усилитель подключается через цепь, связанную с массивом ячеек памяти, и генерирует выходной сигнал, характеризующий состояние соответствующих ячеек памяти. При этом считывающий усилитель содержит нагрузочное устройство, подключенное к цепи, связанной с массивом, через узел массива, опорное нагрузочное устройство, подключенное к опорной цепи через опорный узел, дифференциальный каскад, имеющий первый вход, связанный с опорным узлом, второй вход, связанный с узлом массива, и выходную цепь, генерирующую выходной сигнал. Считывающий усилитель дополнительно содержит балансное устройство, связанное с опорным узлом, для компенсации изменения в уровне сигнала, обусловленного шумовым событием на узле массива, и для сокращения тем самым задержки в отклике считывающего усилителя, когда имеет место изменение состояния ячейки памяти. Однако запоминающим элементом в известной схеме является полевой МОП-транзистор, причем в указанном патенте не поясняется, каким образом можно построить псевдодифференциальный считывающий усилитель, обладающий коэффициентом усиления и точностью, отвечающими требованиям ферроэлектрической памяти.

Раскрытие изобретения

Таким образом, основная задача, на решение которой направлено настоящее изобретение, состоит в создании устройства считывания заряда с системой считывающих усилителей, специально рассчитанного на использование совместно с полимерным ферроэлектрическим запоминающим материалом в форме тонкой пленки. Изобретение направлено также на создание энергонезависимого запоминающего устройства с пассивной матричной адресацией, использующего подобную систему считывающих усилителей.

Конкретной задачей, решаемой настоящим изобретением, является создание устройства считывания заряда с системой считывающих усилителей, обладающего улучшенной сбалансированностью по заряду, в котором опорное напряжение генерируется с использованием пары ферроэлектрических конденсаторов, имеющих взаимно противоположные состояния поляризации.

Кроме того, задача, решаемая настоящим изобретением, заключается в создании системы считывающих усилителей, которая будет способна контролировать выходной сигнал в синфазном режиме и обеспечивать автоматическое смещение в синфазном режиме и автоматическую коррекцию смещения нулевого уровня.

Решение перечисленных задач, а также новые признаки и преимущества достигнуты согласно изобретению с помощью нового устройства считывания заряда. Устройство по изобретению содержит пару опорных средств, состоящую из параллельно соединенных первого и второго опорных средств по заряду. Опорные средства по заряду выполнены аналогично средству хранения заряда, т.е. представляют собой конденсаторы, например ферроэлектрические (в том случае, когда средство хранения заряда представляет собой ферроэлектрический конденсатор). Первое опорное средство по заряду имеет поляризацию, противоположную поляризации второго опорного средства по заряду. При этом первое и второе опорные средства по заряду и средство хранения заряда имеют общий входной узел. Устройство по изобретению содержит далее первый и второй псевдодифференциальные опорные считывающие усилители, каждый из которых соединен с выходным узлом соответствующего опорного средства по заряду через один из входных узлов, совместно используемых указанными опорными считывающими усилителями, и выполнен с возможностью генерирования выходного опорного сигнала, подаваемого на общий опорный узел.

В состав устройства входит также псевдодифференциальный считывающий усилитель, имеющий первый вход, соединенный с общим опорным узлом для приема общего опорного входного сигнала, и второй вход для приема выходного сигнала от средства хранения заряда. Данный псевдодифференциальный считывающий усилитель выполнен с возможностью генерирования дифференциального положительного или отрицательного выходного сигнала, который соответствует интегрированной разности зарядов в конце цикла считывания между активной линией данных и входными узлами, связанными с опорными средствами по заряду. При этом выходной сигнал данного псевдодифференциального считывающего усилителя преобразуется в цифровой (логический) уровень, характеризующий состояние поляризации средства хранения заряда в зависимости от знака указанного выходного сигнала.

Оба псевдодифференциальных опорных считывающих усилителя и псевдодифференциальный считывающий усилитель в устройстве считывания заряда предпочтительно являются идентичными псевдодифференциальными считывающими усилителями.

Каждый считывающий усилитель (т.е. каждый псевдодифференциальный считывающий усилитель и каждый опорный псевдодифференциальный считывающий усилитель) предпочтительно содержит дифференциальную пару входных транзисторов, соединенную с парой каскодных транзисторов, и пару транзисторов, обеспечивающих смещение тока, генерируемого источником тока, и подключенных к паре транзисторов, включенных по каскодной схеме. Использование пар каскодных транзисторов в обоих случаях обеспечивает повышение коэффициента усиления разомкнутой цепи считывающего усилителя. При этом входные транзисторы могут являться транзисторами с р-каналом, а транзисторы, обеспечивающие смещение тока, - транзисторами с n-каналом или наоборот.

В предпочтительном варианте выполнения устройства каждый из указанных считывающих усилителей содержит полусбалансированный сдвоенный вход и сбалансированный сдвоенный выход. Он предпочтительно содержит, кроме того, синфазную цепь обратной связи на основе переключаемого конденсатора для управления выходным напряжением в синфазном режиме, а также средства для обеспечения автоматического смещения для переключаемого конденсатора в синфазном режиме, интегральную защелку положительной обратной связи и средства автоматической коррекции смещения нулевого уровня.

Решение перечисленных задач, а также новые признаки и преимущества достигнуты согласно изобретению и с помощью другого варианта устройства считывания заряда. В данном варианте устройство считывания заряда содержит, по меньшей мере, две пары опорных средств, каждая из которых состоит из первого и второго опорных средств по заряду. Как и в первом варианте устройства, данные средства выполнены как опорные конденсаторы, аналогичные средствам хранения заряда, причем в каждой паре опорных средств первое опорное средство по заряду имеет поляризацию, противоположную поляризации второго опорного средства по заряду. Каждая из пар опорных средств по заряду имеет общий входной узел и пару общих выходных узлов, соединенных соответственно с первым и со вторым опорными средствами по заряду в каждой из пар опорных средств по заряду, а каждый общий входной узел, по меньшей мере, двух пар опорных средств по заряду соединен также, по меньшей мере, с двумя средствами хранения заряда.

Устройство по изобретению содержит далее первый и второй псевдодифференциальные опорные считывающие усилители, соединенные соответственно с первым общим выходным узлом и со вторым общим выходным узлом опорных средств по заряду. Данные считывающие усилители выполнены с возможностью генерирования выходных опорных сигналов, подаваемых на общий опорный узел.

В состав устройства входят также, по меньшей мере, два псевдодифференциальных считывающих усилителя. Каждый из них имеет первый вход, соединенный с общим опорным узлом для приема общего опорного входного сигнала, и второй вход, соединенный с общим выходным узлом одного из, по меньшей мере, двух средств хранения заряда для приема выходного сигнала от соответствующего средства хранения заряда. Каждый из данных псевдодифференциальных считывающих усилителей выполнен с возможностью генерирования дифференциального положительного или отрицательного выходного сигнала, который соответствует интегрированной разности зарядов в конце цикла считывания между активной линией данных и входными узлами, связанными с опорными средствами по заряду. Данный выходной сигнал каждого из данных псевдодифференциальных считывающих усилителей преобразуется в цифровой (логический) уровень, характеризующий состояние поляризации средства хранения заряда в зависимости от знака разностного сигнала.

В данном варианте осуществления изобретения общие входные узлы образуют части электродов, соответствующих управляющим линиям в массиве ячеек памяти с матричной адресацией для хранения заряда. Общие выходные узлы опорных средств по заряду образуют пару опорных электродов, соответствующих опорным линиям данных, а общие выходные узлы средств хранения заряда образуют электроды, соответствующие линиям данных указанного массива с матричной адресацией. Каждый из опорных электродов поставлен в соответствии с первым или со вторым псевдодифференциальным опорным считывающим усилителем, а каждый из остальных электродов, соответствующих линиям данных, поставлен в соответствии с одним из псевдодифференциальных считывающих усилителей. При этом в цикле считывания состояние поляризации соответствующих выбранных ячеек памяти может быть детектировано либо в последовательном либо в параллельном режимах и сопоставлено с опорным значением.

Кроме того, в данном варианте устройство считывания заряда предпочтительно выполнено в виде субблока в блоке, содержащем более одного устройства считывания заряда указанного типа. При этом опорные считывающие усилители и считывающие усилители субблока связаны с соответствующим количеством электродов, соответствующих линиям данных в массиве с матричной адресацией, а пара опорных линий данных субблока распределена среди линий данных указанного массива.

Альтернативно устройство содержит мультиплексор, связанный с электродами, соответствующими линиям данных массива с матричной адресацией, а заданное количество последовательных линий данных в массиве задает сегмент общего количества электродов, соответствующих управляющим линиям указанного массива. Это заданное количество линий данных равно количеству псевдодифференциальных считывающих усилителей в устройстве считывания заряда. В этом варианте в каждом сегменте управляющей линии пара электродов, соответствующих опорным линиям данных, расположена смежно с электродами, соответствующими линиям данных, и соединяет пары опорных средств по заряду. В результате ячейки памяти, предназначенные для хранения заряда и расположенные на одном электроде, соответствующем управляющей линии в указанном сегменте управляющей линии, могут быть считаны параллельно при аналогичном последовательном считывании сегментов управляющей линии путем выполнения соответствующего протокола адресации и мультиплексирования электродов, соответствующих линиям данных в пределах сегмента управляющей линии, для параллельного подключения указанных электродов к соответствующим псевдодифференциальным считывающим усилителям устройства считывания заряда.

Кроме того, решение перечисленных задач, а также новые признаки и преимущества достигнуты согласно изобретению с помощью энергонезависимого запоминающего устройства с матричной адресацией. Данное устройство характеризуется тем, что в его состав входит устройство считывания заряда, представляющее собой систему псевдодифференциальных считывающих усилителей. Указанная система содержит, по меньшей мере, один субблок, который содержит, по меньшей мере, один псевдодифференциальный считывающий усилитель для определения состояния поляризации, по меньшей мере, одной ячейки памяти при выполнении операции считывания и два псевдодифференциальных опорных считывающих усилителя для определения состояния поляризации двух опорных ячеек памяти при выполнении операции считывания. Данный, по меньшей мере, один считывающий усилитель связан с указанными двумя псевдодифференциальными опорными считывающими усилителями через общий узел.

В предпочтительном варианте выполнения запоминающего устройства согласно изобретению указанный, по меньшей мере, один субблок содержит множество указанных считывающих усилителей для определения при выполнении операции считывания состояния поляризации множества ячеек памяти.

В соответствии с другим предпочтительным вариантом указанный первый и второй опорные считывающие усилители предпочтительно выполнены с возможностью генерировать сигнал, соответствующий среднему выходных сигналов первой и второй опорных ячеек памяти, и подавать его на указанный общий узел. При этом, по меньшей мере, один указанный считывающий усилитель, связанный с указанным общим узлом, выполнен с возможностью осуществлять сравнение выходного сигнала на общем узле с выходным сигналом ячейки памяти.

Представляется желательным, чтобы указанные, по меньшей мере, один считывающий усилитель и, по меньшей мере, один опорный считывающий усилитель были выполнены с идентичными усилительными контурами. В этом случае указанные идентичные усилительные контуры предпочтительно имеют опорную сторону и сторону массива, причем опорная сторона выполнена как зеркальное отражение стороны массива.

В другом предпочтительном варианте запоминающего устройства система псевдодифференциальных считывающих усилителей содержит множество указанных субблоков. В этом случае каждый субблок предпочтительно содержит множество считывающих усилителей для считывания состояния поляризации соответствующего количества ячеек памяти.

Краткое описание чертежей

Далее настоящее изобретение будет описано более подробно на примерах конкретных вариантов его осуществления и со ссылками на прилагаемые чертежи.

На фиг.1 схематично изображена кривая гистерезиса для ферроэлектрического запоминающего материала.

Фиг.2а иллюстрирует принцип пассивной матричной адресации при использовании скрещивающихся электродов.

Фиг.2b представляет собой принципиальную схему пассивной матрицы с ячейками памяти, содержащими ферроэлектрический материал и локализованными в зонах взаимного наложения скрещивающихся электродов.

Фиг.3 - блок-схема запоминающего устройства согласно изобретению.

На фиг.4 приведена электрическая схема предпочтительного варианта псевдодифференциального считывающего усилителя, входящего в состав запоминающего устройства по изобретению.

Фиг.5 представляет собой блок-схему системы псевдодифференциальных считывающих усилителей, входящей в состав запоминающего устройства по изобретению.

Фиг.6 - блок-схема устройства считывания заряда согласно изобретению.

На фиг.7 представлено устройство считывания заряда согласно изобретению, входящее в состав запоминающего устройства с пассивной матричной адресацией, аналогичного показанному на фиг.2а, со средствами хранения заряда, включенными между скрещивающимися электродами.

Фиг.8 иллюстрирует первый вариант выполнения пассивно адресуемой матричной памяти согласно изобретению, которая включает в себя устройство считывания заряда согласно изобретению.

Фиг.9 иллюстрирует второй вариант выполнения пассивно адресуемой матричной памяти согласно изобретению, которая включает в себя устройство считывания заряда согласно изобретению.

Осуществление изобретения

Перед тем как настоящее изобретение будет рассмотрено со ссылками на предпочтительные варианты его осуществления, предлагается краткое описание его основных принципов, касающихся преимущественно гистерезиса в ферроэлектрических материалах и структуры ферроэлектрических запоминающих устройств с матричной адресацией.

На фиг.1 приведена кривая 100 гистерезиса, которая из соображений удобства построена с откладыванием по оси абсцисс не напряженности электрического поля, а напряжения. Как показано на фиг.1, ферроэлектрический материал, обладающий гистерезисом, изменяет направление своей поляризации при приложении к нему напряжения V_C, создающего электрическое поле, которое превосходит коэрцитивное поле. Значения напряжения рассчитываются путем умножения значений напряженности на толщину слоя ферроэлектрического материала. Поляризация P_S насыщения достигается каждый раз, когда ячейка памяти, расположенная в зоне скрещивания электродов, подвергается воздействию номинального переключающего напряжения V_S. Как только приложенное напряжение будет снято, поляризация возвращается соответственно к одному из двух состояний Р_R и -P_R остаточной поляризации, которые дополнительно обозначены как точки 110 и 112 соответственно на гистерезисной кривой.

На фиг.2а изображена матрица, образованная ортогональными скрещивающимся электродами. В соответствии с принятой терминологией горизонтальные электроды (строки матрицы) будут далее именоваться управляющими линиями 200 (или WL - word lines), а вертикальные электроды (столбцы матрицы) будут далее именоваться линиями 210 данных (или BL - bit lines). При осуществлении драйверных операций и операций считывания производится активация выбранной управляющей линии 202, а также одной или более линий 212 данных. При этом следует выбирать прилагаемые напряжения достаточно большими для того, чтобы обеспечить переключение заданной ячейки 220 памяти (см. фиг.2b) с целью либо задания определенного направления поляризации (запись) либо для определения направления поляризации в данной ячейке (считывание). Слой ферроэлектрического материала, находящийся между электродами 200, 210, функционирует как ферроэлектрический конденсатор 222. Таким образом, ячейка 220 выбирается путем задания таких потенциалов на соответствующих данной ячейке управляющей линии 202 и линии 212 данных (на активных линиях), что разность этих потенциалов равняется номинальному напряжению V_s переключения. В то же время потенциалы на многочисленных управляющих линиях 200 и линиях 210 данных, которые, скрещиваясь, задают неадресуемые ячейки 220 памяти, должны контролироваться таким образом, чтобы возмущающие напряжения на данных ячейках 220 памяти удерживались на минимальном уровне.

Представляется целесообразным кратко рассмотреть со ссылкой на фиг.3 общие принципы действия и структуру запоминающего устройства с пассивной матричной адресацией. В качестве примера данное устройство будет рассматриваться как ферроэлектрическая память, хорошо известная специалистам в данной области техники. В этом случае в соответствии с изобретением псевдодифференциальные считывающие усилители будут использоваться для считывания состояний поляризации ферроэлектрических ячеек памяти.

Фиг.3 иллюстрирует в форме упрощенной блок-схемы структуру и функциональные элементы ферроэлектрического запоминающего устройства с матричной адресацией. Блок 310 памяти содержит массив 300 ячеек памяти, декодеры 32 и 302 строк и столбцов соответственно, считывающие усилители 306, защелки 308 данных и избыточные управляющие линии и линии данных 304, 34. Массив 300 ячеек памяти образует матрицу управляющих линий 200 и линий 210 данных. Декодеры 32, 302 строк и столбцов декодируют адреса ячеек памяти, тогда как считывание осуществляется посредством считывающих усилителей 306. Защелки 308 данных удерживают считанные данные до тех пор, пока их часть или все данные не будут перенесены в управляющий (логический) блок 320. Данные, считанные из блока 310 памяти, будут характеризоваться некоторой частотой появления ошибок по битам, которая может быть уменьшена путем замены дефектных управляющих линий и линий данных в запоминающей матрице 300 на избыточные управляющие линии и линии данных 304, 34. Для того чтобы осуществлять обнаружение ошибок, блок 310 памяти может иметь поля данных, содержащих код с исправлением ошибок.

Управляющий блок 320 обеспечивает цифровой интерфейс для блока 310 памяти и осуществляет управление операциями записи и считывания в запоминающей матрице 300. В управляющем блоке 320 имеются также средства инициализации памяти и логические средства для замещения дефектных управляющих линий и линий данных избыточными управляющими линиями и линиями данных. Контроллер 330 связывает управляющий блок 320 с внешними шинами. Может быть предусмотрен также генератор 340 подкачки заряда для генерирования некоторых из напряжений, которые необходимы для выполнения операций записи и считывания в ячейках памяти.

Описанные выше конкретные и предпочтительные варианты записи данных в ферроэлектрические ячейки памяти и считывания данных из этих ячеек далее будут описаны применительно к более общей проблеме считывания слабых сигналов, которые имеют место при считывании из ячеек памяти в запоминающих устройствах с пассивной матричной адресацией. Особенности такого считывания наиболее заметно проявляются в различиях в уровнях фоновых токов, текущих в активной линии данных, и заряда, поступающего из считываемой активной ячейки памяти.

Общее решение проблемы неточного усиления очень малых входных сигналов, предлагаемое настоящим изобретением, состоит в использовании переключаемого конденсатора, обеспечивающего высокий коэффициент усиления, а также в автоматической коррекции смещения нулевого уровня и в обеспечении отличного баланса зарядов. Обеспечение этих свойств предполагает использование пары ферроэлектрических конденсаторов, которые имеют взаимно противоположные состояния поляризации. Поскольку в этом случае достигается более легкая компенсация фоновых токов, появляется возможность использовать одностороннее (несимметричное) опорное напряжение, генерируемое опорными ячейками памяти, для того чтобы облегчить сравнение сигналов, генерируемых другими ферроэлектрическими конденсаторами (ячейками памяти).

Далее со ссылками на фиг.4 и 5 будет более подробно описано устройство считывания заряда с системой считывающих усилителей, которое используется с запоминающим устройством согласно изобретению. На фиг.4 приведена электрическая схема псевдодифференциального считывающего усилителя, который используется в системе считывающих усилителей согласно изобретению, представленной на фиг.5. При этом на фиг.5 данные считывающие усилители представлены в виде блоков 500, 502, 504 операционных усилителей. Блоки 502 и 504 операционных усилителей на фиг.5 соответствуют двум опорным считывающим усилителям, включенным параллельно. Две опорные линии 508, 510 данных подключены к двум входным узлам INR, совместно используемым двумя опорными считывающими усилителями 502, 504.

Непосредственно перед выполнением операции считывания в один из двух элементов 514а; 516а опорной линии данных записывается логическая 1, тогда как в другой элемент записывается логический 0. Благодаря этому во время выполнения операции считывания результирующее напряжение на узле CHREF будет соответствовать среднему значению состояний логической 1 и логического 0. Результирующий, так называемый опорный заряд на узле CHREF далее усиливается основным считывающим усилителем 500. Коэффициент усиления цепи между узлом CHREF и выходным дифференциальным сигналом V_outdiff=SAOUTP-SAOUTM задан таким, что уровень опорного сигнала, задаваемый дифференциальным сигналом V_outdiff, будет приводить к смещению заряда, поданного активным элементом на узел INR, на величину, равную половине разности напряжений, соответствующих логической 1 и логическому 0. В предположении о хорошем соответствии между емкостью линии данных и зарядом, снимаемым с ферроэлектрика, напряжение V_outdiff, соответствующее среднему значению напряжений, соответствующих логической 1 и логическому 0 на активной линии BL данных, будет симметричным относительно 0 В. В этом случае запоминающий элемент в состоянии, соответствующем логической 1, будет иметь V_outdiff>0, а запоминающий элемент в состоянии, соответствующем логическому 0, будет иметь V_outdiff<0. Далее напряжение V_outdiff защелкивается для того, чтобы определить логическое состояние, соответствующее считываемому биту данных.

Должно быть понятно, что система считывающих усилителей, представленная на фиг.5, может содержать большое количество (n) считывающих усилителей 500. Поэтому элемент 530 на фиг.5 представляет емкость нагрузки неизображенных n-1 считывающих усилителей, идентичных считывающему усилителю 500. В реальном варианте система считывающих усилителей, которая иллюстрируется фиг.5, содержит единственный узел CHREF, связанный, например, с 32 активными считывающими усилителями 500. Иными словами, на фиг.5 представлен блок в виде одного узла CHREF, связанного с n активными считывающими усилителями 500. При этом должно быть понятно, что n может быть выбрано достаточно большим, так что система считывающих усилителей, используемая в устройстве по изобретению, может включать в себя очень большое количество считывающих усилителей 500, совместно использующих один узел CHREF, и два опорных считывающих усилителя 502, 504. Кроме того, каждое запоминающее устройство может содержать множество блоков, соответствующих системам считывающих усилителей, идентичным представленной на фиг.5.

Далее будет рассмотрена представленная на фиг.4 электрическая схема псевдодифференциального считывающего усилителя, подобного одному из операционных усилителей 500, 502, 504 по фиг.5. Должно быть понятно, что контур, показанный на фиг.4, представлен довольно схематично и при этом включает некоторые паразитные элементы, которые не участвуют в выполнении его основных функций. В частности, в качестве таких паразитных элементов могут быть указаны диоды 470а, 470b, 470с, 470d, 470e, 470f, которые связаны с потенциалом земли соответственно в точках 460а, 460b, 460с, 460d, 460e, 460f и которые не вносят никакого существенного вклада в работу представленного на фиг.4 считывающего усилителя как такового.

В соответствии с предпочтительным вариантом настоящего изобретения проблема присутствия значительных фоновых токов при малых входных сигналах решается применением псевдодифференциальных считывающих усилителей, которые имеют хорошо сбалансированную и симметричную конструкцию. Это станет понятно из дальнейшего описания схемы псевдодифференциального считывающего усилителя, представленной на фиг.4. Следует отметить, что в этом описании обозначения различных узлов, показанных на данной фигуре, будут использоваться также для ссылки на напряжения, имеющиеся на этих узлах.

На затвор транзистора 400, включенного в цепь источника тока, подано напряжение V_biasp смещения. Исток этого транзистора 400, который относится к р-типу, подключен к источнику напряжения по линии V33. Со стока транзистора 400 ток смещения поступает на соединенные истоки транзисторов 402, 404 р-типа, образующих дифференциальную пару. Для того чтобы способствовать уменьшению размеров электронных компонентов, компоненты с р-каналом совместно используют карманы n-типа во всех случаях, когда это совместимо с требованиями по обеспечению заданного смещения. Таким образом, транзисторы 400, 402 и 404 имеют общую подложку, присоединенную к линии V33. Входные линии INP и INM подсоединены соответственно к затворам транзисторов 402 и 404, образующих входную дифференциальную пару. Истоки транзисторов 402 и 404 связаны со стоками соответственно транзисторов 410 и 412 каскодной схемы. Данная каскодная схема значительно улучшает коэффициент усиления разомкнутой цепи считывающего усилителя. Аналогичным образом транзисторы 438 и 440 с n-каналом, обеспечивающие смещение тока, генерируемого источником тока, подключены соответственно к каскодным транзисторам 434 и 436 с n-каналом. Такое включение также повышает коэффициент усиления разомкнутой цепи считывающего усилителя.

Выходной сигнал считывающего усилителя определяется как разность напряжений между узлами OUTP и OUTM. Данный разностный сигнал (OUTP-OUTM) представляет собой напряжение, соответствующее интегрированной разности зарядов между активной линией данных (узел «IN» на фиг.5) и линиями данных, которые являются опорными линиями по заряду (узлы «INR» на фиг.5), в конце цикла считывания. В контуре, представленном на фиг.4, все транзисторы 406, 408, 422, 424, 426, 428 с р-каналом используются в качестве простых МОП-конденсаторов с двумя выводами. При этом транзисторы 426, 428 обеспечивают синфазную обратную связь, сигнал которой подается к затворам транзисторов 438, 440 через узел VCM. Во время интегрирования заряда напряжение на этом узле VCM пропорционально синфазному выходному напряжению (OUTP+OUTM)/2. Отрицательная обратная связь через транзисторы-конденсаторы 426, 428, подаваемая через узел VCM к затворам транзисторов 438, 440, управляет синфазным выходным напряжением и поддерживает его во время интегрирования зарядов. В связи со сказанным следует отметить, что входные транзисторы в равной степени могут быть транзисторами с n-каналом, а транзисторы цепи источника тока - транзисторами с р-каналом. Другими словами, схема рассматриваемого контура не зависит от типа проводимости транзисторов при условии обеспечении описанного функционирования контура.

Необходимо также отметить, что рассматриваемая схема псевдодифференциального считывающего усилителя использует цепь синфазной обратной связи на основе переключаемого конденсатора для того, чтобы управлять выходным синфазным напряжением. Другими словами, указанная цепь синфазной обратной связи состоит из емкостных элементов (т.е. транзисторов 426, 428), транзисторов 438, 440, 434, 436 цепи источника тока с n-каналом и переключающих транзисторов 430, 432 с n-каналом. В начале каждого цикла считывания переключающие транзисторы 430, 432 закрыты (напряжения на узлах СМСР и СМСМ являются высокими). Как следствие, напряжение на транзисторах 426, 428, образующих емкостную обратную связь, равно нулю. Затем уровень напряжений СМСР и СМСМ становится низким, что приводит к переключению переключающих транзисторов 430, 432. В результате устанавливается емкостная обратная связь от узлов OUTP+OUTM к узлу VCM и, следовательно, к затворам транзисторов 438, 440. Поскольку транзисторы-конденсаторы 426, 428 имеют взаимно согласованные характеристики, на узел VCM передаются только изменения в выходном синфазном напряжении (OUTP+OUTM)/2. Таким образом, отрицательная обратная связь удерживает в течение цикла считывания выходное синфазное напряжение постоянным.

Псевдодифференциальный считывающий усилитель содержит также средства для автоматического обеспечения синфазного смещения для переключаемого конденсатора. Синфазное смещение генерируется в начале каждого цикла считывания, когда переключающие транзисторы 430, 432 закрыты (напряжения на узлах СМСР и СМСМ являются высокими). Благодаря этому синфазное напряжение смещения равно напряжению V_gs, приложенному к транзисторам 438, 440 на узле VCM.

Во время цикла считывания считывающий усилитель 500 и опорные усилители 502, 504 функционируют в качестве интеграторов. Схема, представленная на фиг.4, использована во всех трех усилителях 500, 502, 504, показанных на фиг.5. В частности, транзистор-конденсатор 406 соответствует конденсатору в цепи обратной связи интегратора в усилителях 500, 502, 504.

В процессе интегрирования заряд, поступающий от узла INR, показанного на фиг.5, интегрируется опорными считывающими усилителями 502 и 504 (включенными параллельно) и переносится к соответствующим транзисторам 406 (см. фиг.4) этих усилителей (также включенным параллельно). Результирующее напряжение на транзисторе 406 в каждом из усилителей 502, 504 инвертируется, буфферизуется и поступает на узел CHREF (фиг.5). Аналогичным образом во время интегрирования заряд, поступающий от узла INM, интегрируется считывающим усилителем 500 и переносится на соответствующий транзистор 406. В результате происходит интегрирование разности зарядов на узлах INM и INR, причем эта разность выдается в виде разностного выходного сигнала SAOUTP-SAOUTM. Данная разность напряжений пропорциональна разности зарядов Q_inr-Q_in.

На опорной стороне каждого из усилителей 500, 502, 504 предусмотрен "холостой" транзистор-интегратор 408 цепи обратной связи для того, чтобы улучшить симметрию и баланс. Затвор этого "холостого" транзистора р-типа (или "холостого" конденсатора затвора) заземлен в точке 462а, а его исток, сток и подложка связаны с выходом OUTM. Затвор первого транзистора 418 автоподстройки нуля (n-типа) подключен к источнику первого управляющего сигнала автоподстройки нуля (auto-zero control plus - AZCP); исток этого транзистора подключен к входу INM, а его сток - к выходу OUTP. Аналогичным образом на опорной стороне имеется второй транзистор 416 автоподстройки нуля (n-типа). Затвор этого транзистора подключен к источнику второго управляющего сигнала автоподстройки нуля (auto-zero control minus - AZCM), его исток заземлен в точке 462а, а его сток подключен к выходу OUTM. Транзисторы 416, 418 автоподстройки нуля обеспечивают переключения, необходимые для осуществления режима автоподстройки нуля.

Защелкивающий транзистор 420 n-типа подключен своим затвором к источнику сигнала защелки (LTCH); исток этого транзистора подключен к входу INM, а его сток - к затвору транзистора 422 р-типа, который функционирует как МОП-конденсатор, подключенный к узлу OUTM. В конце периода интегрирования сигнал LTCH, соответствующий логической 1, открывает защелкивающий транзистор 420 и включает транзистор-конденсатор 422 между узлами INM и OUTM. Тем самым вводится положительная обратная связь, посредством которой выход "защелкивается" в нужном состоянии. Для обеспечения лучшей симметрии предусмотрены также транзисторы 414 и 424, однако они не создают дополнительной положительной обратной связи. Как можно видеть из фиг.5, сигнал LTCH используется только в считывающем усилителе 500. Этот сигнал LTCH применительно к опорным считывающим усилителям 502, 504 привязан к потенциалу земли и поэтому никогда не активируется.

Из непосредственно предшествующей части описания должно быть понятно, что псевдодифференциальный считывающий усилитель содержит встроенную в него защелку положительной обратной связи. Цепь положительной обратной связи включает транзистор-конденсатор 422 и защелкивающий транзистор 420. Регенеративная положительная обратная связь может быть обеспечена повышением уровня сигнала на узле LTCH в конце цикла считывания. В результате будет открыт защелкивающий транзистор 420 и тем самым обеспечена положительная обратная связь от выходного узла OUTM к входному узлу INM через емкость затвора транзистора-конденсатора 422.

Следует отметить, что все диоды, показанные на фиг.4, включены в обратном направлении и введены в контур только с имитационными целями, т.е. для более точного моделирования емкости NWELL, ассоциированной с различными транзисторами р-типа. При анализе приведенного на фиг.4 контура эти диоды можно не учитывать.

Управление обоими переключающими транзисторами 430, 432 n-типа осуществляется цифровым сигналом CMC (см. фиг.5) (который в действительности соответствует сигналам СМСР и СМСМ (см. фиг.4)). Перед началом интегрирования зарядов напряжение на транзисторах-конденсаторах 426, 428 обнуляется путем перевода сигнала CMC на уровень логической 1, что приводит к включению переключающих транзисторов 430, 432 с n-каналом. Затем эти переключающие транзисторы 430, 432 закрываются задним фронтом сигнала CMC. В результате происходит обнуление напряжений на транзисторах-конденсаторах 426, 428, а на узлах OUTP, OUTM, VCM устанавливается уровень напряжения, соответствующий синфазному режиму.

Как уже упоминалось, усилительный контур содержит транзистор 432 n-типа. На затвор данного транзистора поступает управляющий сигнал СМСР синфазного режима, тогда как к его стоку приложен управляющий сигнал VCM, а его исток подключен к выходу OUTP и связан с потенциалом земли в точке 460е через диод 470е. Второй управляющий сигнал СМСМ синфазного режима подается на затвор другого транзистора 430 n-типа, включенного на опорной стороне. К стоку данного транзистора приложен управляющий сигнал VCM, а его исток подключен к выходу OUTM и связан с потенциалом земли в точке 460f через диод 470f.

Как уже упоминалось, в контуре псевдодифференциального считывающего усилителя широко применяются каскодные схемы, вплоть до выходов OUTP и OUTM, для того чтобы увеличить коэффициент усиления разомкнутой цепи. Сигнал синфазной обратной связи, который подается на общий узел, связанный с затворами транзисторов 434, 436, 438, 440, определяющих усиление в разомкнутой цепи, управляет током этих транзисторов и тем самым обеспечивает управление напряжением в синфазном режиме. Разностный сигнал между выходами OUTP и OUTM не оказывает никакого влияния на управляющий сигнал VCM.

При осуществлении автоматического синфазного смещения, т.е. в режиме обновления (регенерации) данных транзисторы 430, 432, обеспечивающие синфазность, транзисторы 416, 418, обеспечивающие автоподстройку нуля, и "защелкивающие" транзисторы 414, 420 "заперты". Это означает, что управляющие сигналы AZCP, СМСР, СМСМ и LTCH имеют "высокий" логический уровень. В результате будет произведено обновление синфазного напряжения на входах INP и INM, а также на выходах OUTP и OUTM в цепи считывающего усилителя. На следующем этапе транзисторы 416, 418, обеспечивающие автоподстройку нуля, остаются "запертыми", тогда как цепь считывающего усилителя переводится в режим автоподстройки нуля. В этот момент управляющие сигналы AZCP и LTCH имеют "высокий" логический уровень, тогда как управляющие сигналы СМСР и СМСМ переключаются на "низкий" логический уровень. Данная операция сводит к нулю смещение усилительного контура. После ее завершения цепь усилителя переходит в режим усиления. В этом случае управляющие сигналы AZCP, СМСР, СМСМ и LTCH имеют "низкий" логический уровень, а транзисторы 430, 432, обеспечивающие синфазность, транзисторы 416, 418, обеспечивающие автоподстройку нуля, и "защелкивающие" транзисторы 414, 420 являются "открытыми". Находясь в режиме усиления, усилитель будет интегрировать разность между сигналами на активной линии данных (узел IN на фиг.5) и опорным зарядом (узел CHREF на фиг.5). Режим усиления заканчивается, когда управляющий сигнал LTCH вернется на "высокий" логический уровень. Тем самым будет создана регенеративная обратная связь, а выходные сигналы на выходах OUTP и OUTM будут защелкнуты на уровне, зависящем от знака сигнала.

В связи с управлением выходным напряжением в синфазном режиме и генерированием автоматического синфазного смещения предусмотрена автоматическая коррекция смещения нулевого уровня. Эта операция выполняется следующим образом. В начале каждого цикла считывания уровень напряжения на узле AZCP устанавливается высоким. Это запирает транзистор 418 в обоих направлениях, а также опорный усилитель, так что на узлах IN, INR и CHREF устанавливается напряжение смещения. Это напряжение равно напряжению V_gs на транзисторах 438, 440. После того как напряжение на узлах СМСР и СМСМ будет переведено на низкий уровень, в то время как напряжение на узле AZCP остается высоким, между всеми активными линиями данных и ассоциированными с ними опорными линиями появляется небольшая разность напряжений, соответствующая смещению, а именно IN-INR=[(IN-CHREF)-(INR-CHREF)]. Затем, после того как напряжение на узле AZCP перейдет на нижний уровень, эта разность напряжений будет считана и удержана емкостью, связанной с линией данных. В результате начнется процесс преобразования разности напряжений между активными линиями данных и опорными линиями данных во входное напряжение смещения в псевдодифференциальном считывающем усилителе. Тем самым будет обеспечено эффективное уменьшение смещения считывающего усилителя до приемлемо низкого уровня.

Фиг.5 иллюстрирует предпочтительный вариант устройства считывания заряда, содержащего систему псевдодифференциальных считывающих усилителей, для использования в настоящем изобретении, которое способно обеспечить точное усиление очень малых входных сигналов. Данное устройство, по существу, представляет собой эффективный переключаемый конденсатор, обеспечивающий высокий коэффициент усиления при автоматической коррекции смещения нулевого уровня и отличном балансе по заряду.

Первая опорная линия 508 данных и вторая опорная линия 510 данных напрямую соединены одна с другой в узле INR. В состав опорных линий 508, 510 данных входят опорные ячейки 514а, 514b, 516а, 516b памяти и точки 514с, 516с заземления. Комбинация опорных ячеек 514b, 516b памяти и точек 514с, 516с заземления соответствует неактивным управляющим линиям 200 (см. фиг.2а). На опорные ячейки 514а, 516а памяти активной управляющей линии 202А подается напряжение VS. Напряжение на узле INR усиливается двумя включенными параллельно опорными усилителями 502, 504, которые функционируют как буферные усилители, подающие буферизованный сигнал INR на узел CHREF. Оба опорных усилителя 502, 504 и первый считывающий усилитель 500 построены по схеме, описанной выше со ссылкой на фиг.4. Напряжение на узле CHREF, который может быть назван опорным узлом для заряда, соответствует среднему значению зарядов, соответствующих логической 1 и логическому 0. На фиг.5 первая опорная линия 508 данных соответствует заряду до уровня логического 0, тогда как вторая опорная линия 510 данных соответствует заряду до уровня логической 1. Следует заметить, что управляющие сигналы AZCM и LTCH для двух опорных усилителей 502, 504 привязаны к точкам 528а, 528b заземления.

Первый опорный считывающий усилитель 502 совместно с включенным параллельно ему вторым опорным считывающим усилителем 504 обеспечивают подачу буферизованной копии сигнала INR на узел CHREF, который благодаря этому служит общим опорным входом для группы считывающих усилителей, совместно использующих один и тот же сигнал CHREF. На фиг.5 показан только первый считывающий усилитель 500 из указанной группы считывающих усилителей. Нагрузка, создаваемая другими считывающими усилителями, схематично представлена в виде конденсаторного блока 530 (блока CSAIN), содержащего конденсатор 532 и точку 534 заземления. Первый считывающий усилитель 500 в данной схеме будет усиливать разность напряжений между линией 506 данных, обозначенной как узел IN, и узлом CHREF. Выходной сигнал первого считывающего усилителя 500 распределяется разностным образом между узлами SAOUTP и SAOUTM и преобразуется в цифровой (логический) уровень в зависимости от знака разностного сигнала. Вся группа считывающих усилителей будет функционировать таким же образом, что и первый считывающий усилитель 500. Связанная с этим усилителем линия 506 данных содержит ячейки 512а, 512b памяти, источник 518а сигнала и точку 526а заземления. Два последних элемента совместно образуют декодер 32 строки. Сигнал от источника 518а является таким же, что и сигнал VS, который используется для того, чтобы заряжать элементы опорной линии данных.

Предусмотрена также еще одна точка 528е заземления для закорачивания управляющего сигнала AZCM для первого считывающего усилителя 500. Управляющие сигналы AZCP, СМСР, СМСМ и LTCH для первого считывающего усилителя 500 контролируются цифровыми управляющими сигналами 518b, 518с, 518d при наличии точек 526b, 526с, 526d заземления. И, наконец, первый считывающий усилитель 500 и два опорных усилителя 502, 504 получают напряжение смещения затвор/исток от цепи, образованной элементами 520, 522, 524, на транзисторы 400, имеющиеся во всех названных усилителях.

Устройство считывания заряда, представленное на фиг.5, может рассматриваться как усовершенствованная версия подобных устройств известного типа, снабжаемых псевдодифференциальными считывающими усилителями. Устройство по изобретению можно использовать в любых применениях, связанных со считыванием заряда, а также использовать совместно с другими устройствами, которые обеспечивают соответствующий опорный канал по заряду. Такими устройствами, в частности, могут служить ферроэлектрические запоминающие устройства, ячейки памяти в которых служат индивидуальными средствами хранения заряда. Предельно простой вариант устройства считывания заряда с системой считывающих усилителей показан на фиг.6. Он может рассматриваться как обобщенный вариант устройства по фиг.5, только с единственным средством хранения заряда в виде конденсатора 601, который соответствует конденсатору 512а на фиг.5. Первое и второе опорные средства 600а, 600b по заряду связаны с общим входным узлом AWL, который одновременно является входным узлом для конденсатора 601. Опорные средства 600а, 600b по заряду соответствуют конденсаторам 514а, 516а на фиг.5. Опорные средства 600а, 600b по заряду имеют соответствующие выходные узлы RBL1, RBL2, которые являются короткозамкнутыми через узлы INR и соединены с входами INM каждого псевдодифференциального опорного считывающего усилителя RSA1, RSA2. Таким образом, данные усилители включены параллельно друг другу и, разумеется, соответствуют псевдодифференциальным считывающим усилителям 502, 504 на фиг.5.

Псевдодифференциальные опорные считывающие усилители RSA1, RSA2 имеют общий выходной узел CHREF, который соединен с опорным входом INP псевдодифференциального считывающего усилителя SA. Средство 601 хранения заряда, емкость которого необходимо считать, имеет выходной узел ABL, соединенный с входом считывающего усилителя SA. Соединения между элементами в варианте по фиг.6 во всех отношениях аналогичны соединениям, показанным на фиг.5, за исключением того, что на фиг.6 имеется только одно средство 600 хранения заряда и только один псевдодифференциальный считывающий усилитель SA.

Устройство считывания заряда согласно изобретению, которое представлено на фиг.6, может быть легко адаптировано для детектирования значений заряда или поляризации множества средств хранения заряда. Эта возможность иллюстрируется фиг.7, на которой изображено устройство, представляющее собой дальнейшее развитие устройства считывания заряда по изобретению, представленного на фиг.5. Устройство по фиг.7 можно рассматривать так же как развитие варианта по фиг.6, рассчитанное на детектирование зарядов, хранящихся во множестве средств хранения заряда. На фиг.7 эти средства хранения заряда представлены в виде конденсаторов 700 (700_1,1, 700_1,2, ... 700_1,n) и 701 (700_1,1, 700_1,2, ... 701_1,n ..., 701_m,1, 701_m,2, ... 701_m,n), включенных между общими входными узлами WL и общими выходными узлами. Опорные средства 700 по заряду, т.е. конденсаторы, соответствующие опорным средствам 600а, 600b по заряду, показанным на фиг.6, попарно соединены с общими входными узлами WL1, ... WLm и имеют общие выходные узлы RBL1, RBL2. При этом средства хранения заряда (конденсаторы 701) имеют общие выходные узлы BL1, ... BLn, как это показано на фиг 7.

Общие выходные узлы RBL1, RBL2 опорных средств 700 по заряду соединены с входами соответствующих опорных считывающих усилителей RSA1, RSA2, выходы которых соединены с общим опорным узлом CHREF. Указанные соединения, за исключением показанных на фиг.7 парных соединений опорных средств 700 по заряду, во всех отношениях аналогичны соответствующим соединениям, показанным на фиг.5. Аналогично схеме по фиг.5 на фиг.7 имеется множество считывающих усилителей SA1, ... SAn, которые присоединены своими входами IN к соответствующим общим выходным узлам BL1, ... BLn средств 701 хранения заряда. Общий опорный узел CHREF соединен с входным узлом INP соответствующих считывающих усилителей SA1, ... SAn. Сравнивая фиг.5 и 7, можно видеть, что представленные на них схемы в целом сходны. Однако на фиг.7 в явном виде представлены индивидуальные опорные средства по заряду и средства хранения заряда, а также n считывающих усилителей SA.

Фиг.7 иллюстрирует использование устройства считывания заряда согласно изобретению совместно с пассивно адресуемой матричной памятью, причем общие входные узлы WL1, ... WLm можно рассматривать как управляющие линии, а общие выходные узлы RBL1, RBL2, BL1, ... BLn - как линии данных в матрице m·n, содержащей, естественно, m·n средств 701 хранения заряда. Данные средства в этом случае могут представлять собой ячейки ферроэлектрической памяти с пассивной матричной адресацией. При этом соответствующие опорные средства по заряду реализованы в виде m пар опорных средств 700, имеющих соответствующие общие выходные узлы RBL1, RBL2, которые представляют собой опорные линии данных матричной памяти.

В рассмотренном предпочтительном варианте изобретения устройство считывания заряда, использующееся в составе запоминающего устройства согласно изобретению, содержит блок считывающих усилителей, показанный на фиг.5. Этот блок может рассматриваться в качестве одного из блоков устройства считывания заряда. Причем если данный блок является единственным, он представляет собой всю систему считывающих усилителей. В общем же случае количество считывающих усилителей в составе устройства считывания заряда равно количеству линий данных, имеющихся в запоминающем устройстве. В дополнение в запоминающем устройстве имеются (по меньшей мере) две опорные линии данных, которые соединены соответственно с (по меньшей мере) двумя опорными усилителями, входящими в состав устройства считывания заряда. На практике устройство считывания заряда может содержать множество подобных блоков, каждый из которых будет содержать (хотя это в явной форме не показано на фиг.5) n считывающих усилителей 500 для считывания поляризации ячеек памяти, используемых для хранения данных. Другими словами, в дополнение к изображенному на фиг.5 считывающему усилителю 500 в блоке будут иметься n-1 считывающих усилителей, представленных на фиг.5 емкостью 530. Эти считывающие усилители, разумеется, будут подключены к опорным считывающим усилителям 502, 504 таким же образом, что и указанный усилитель 500, т.е. через общие узлы CHREF.

Схема такого рода может быть построена для считывания полной строки, т.е. для параллельного считывания всех ячеек памяти, соответствующих одной управляющей линии в запоминающем устройстве. Однако для повышения стабильности процедуры реализации опорных сигналов более предпочтительным является вариант изобретения, представленный на фиг.8. Повышение стабильности в данном случае достигается разделением блока считывающих усилителей на идентичные субблоки SB, каждый из которых содержит k считывающих усилителей SA, причем эти k считывающих усилителей SA (SA1, SA2, ... SAk) могут быть подключены к такому же количеству k линий данных. В каждом субблоке SB имеются два опорных считывающих усилителя RSA1, RSA2, которые могут быть присоединены к двум соответствующим опорным линиям P/RBL (P1/RBL, P2/RBL, ... Pq/RBL) данных, смежным с линиями BL (BL₁, BL₂, ... BL_k, ... BL_k+1, BL_2k, ... BL₁, _(q-k)+1, ... BL_1,.qk), данных, приписанными данному субблоку SB (SB1, SB2, ... SBq). Опорные линии P/RBL данных образуют общие выходные узлы для соответствующей пары опорных ячеек 800 (800_1,1, 800_1,2; 800_1,3, 800_1,4, ... 800_{1, q-1}, 800_1,2q; 800_2,1, 800_2,2; ... 800_2,3, 800_2,4, ... 800_{2, q-1}, 800_2,2q; ... 800_{m, 1}, 800_{m, 2}; 800_{m, 3}, 800_{m, 4}, ... 800 _{m, q-1}, 800_{m, 2q}) памяти. Таким образом, при наличии соответствующего количества q субблоков SB, обеспечивающих параллельное считывание всех ячеек 801 (801_1,1, 801_1,2, ... 801_1k,... 801_{1, k+1}, 801_{1, k+2}, ... 801_{1, (q-k)+1}, 800_{1, qk}; ... 801_2,1, 801_2,2, ... 801_2k, ... 801_{2, k+1}, 801_{2, k+2}, ... 801_{2, (q-k)+1}, 800_{2, qk}; ... 801_{m, 1}, 801_{m, 2}, ... 801_mk, ... 801_{m, k+1}, 801_{m, k+2}, ... 801_{m, (q-k)+1}, 800_{m, qk}) ... памяти на единственной управляющей линии WL, в состав устройства будут входить также пары P/RBL опорных линий RBL данных, причем количество таких пар будет равняться количеству q субблоков. Такое решение, разумеется, имеет целью распределить опорные линии RBL данных и опорные ячейки 800 памяти по матричной памяти. Тем самым будет повышена надежность использования опорных ячеек памяти, поскольку вклады токов утечки, мешающих напряжений, паразитных емкостей и т.д. в реальные значения поляризации, считываемые из ячеек 801 памяти, могут варьироваться в пределах матричной памяти.

Как уже упоминалось, каждый субблок содержит k псевдодифференциальных считывающих усилителей SA, причем все линии BL данных матрицы присоединены к соответствующим считывающим усилителям. Таким образом, вариант осуществления изобретения по фиг.8 содержит kq=n считывающих усилителей.

Во многих случаях, особенно когда размер массива ячеек памяти (т.е. количество ячеек памяти, выделенных для хранения данных) является большим, а также когда увеличение плотности хранения данных достигается уменьшением шага матрицы, т.е. расстояния между смежными управляющими линиями или линиями данных или размера ячеек памяти, представляется желательным использовать такое количество считывающих усилителей, которое составляет часть от общего количества n линий данных в устройстве. Такое решение приводит к так называемой сегментированной структуре управляющих линий. Это означает, что каждая управляющая линия WL разделяется на сегменты, содержащие определенное количество ячеек памяти и, естественно, такое же количество линий данных. Подобный вариант схематично иллюстрируется фиг.9, на которой в целях большей ясности не изображены ячейки памяти, расположенные в зонах скрещивания управляющих линий и линий данных. Устройство считывания заряда, содержащее систему считывающих усилителей (или единственный блок считывающих усилителей), будет в этом случае содержать k считывающих усилителей SA в соответствии с количеством k линий BL данных в каждом сегменте управляющей линии.

Для того чтобы подсоединять линии BL данных каждого сегмента к соответствующим считывающим усилителям SA, входящим в состав блока считывающих усилителей, используется мультиплексор MUX или переключающее средство. Благодаря такому включению все ячейки памяти, соответствующие определенному сегменту управляющей линии, могут быть считаны параллельно. При этом благодаря, например, мультиплексированию те же самые считывающие усилители могут быть использованы для параллельного считывания поочередно каждого следующего сегмента управляющей линии. Разумеется, подобное считывание подразумевает, что пара опорных считывающих усилителей RSA1, RSA2, входящих в систему или в блок считывающих усилителей, может аналогичным образом подсоединяться через мультиплексор MUX или переключающее средство к паре P/RBL опорных линий данных из множества опорных линий данных RBL для каждого сегмента управляющей линии. Более конкретно, первый считывающий усилитель SA1 из блока считывающих усилителей (подключенный своим входом IN1 к мультиплексору MUX) считывает первую линию BL1 данных в первом сегменте управляющей линии, первую линию BL_k+1 данных во втором сегменте управляющей линии и т.д.; второй считывающий усилитель SA2 из блока считывающих усилителей считывает вторую линию BL2 данных в первом сегменте управляющей линии, вторую линию BL_k+2 данных во втором сегменте управляющей линии, ... усилитель SAk считывает к-е линии в каждом сегменте управляющих линий.

Должно быть понятно, что типичное применение устройства считывания заряда в запоминающем устройстве согласно изобретению может предусматривать использование большого количества блоков считывающих усилителей, а также большого количества считывающих усилителей в каждом блоке. При этом в каждом блоке будет иметься только одна пара опорных усилителей. Должно быть также понятно, что узел CHREF в любом случае будет являться общим для всех считывающих усилителей в составе одного блока. Кроме того, при использовании схемы с сегментированной управляющей линией и системой считывающих усилителей с мультиплексированием (как это было описано выше) система считывающих усилителей также может быть разделена на субблоки. Это означает, что каждому сегменту управляющей линии будет соответствовать определенное количество пар опорных линий данных. Каждая такая пара опорных линий данных используется для адресации к столбцу ячеек памяти, заданных зонами скрещивания опорных линий данных и управляющих линий. Ячейкам памяти первой опорной линии данных указанной пары может быть придано состояние логической 1, тогда как ячейкам памяти второй опорной линии данных может быть придано состояние логического 0. В случае деструктивного считывания в ячейках памяти будет происходить или не будет происходить изменение направления поляризации на обратное. В первом случае будет иметь значительный выходной (токовый) сигнал, тогда как второй случай соответствует малому выходному сигналу. При этом генерируется среднее значение этих двух выходных сигналов, которое сравнивается с действительными значениями, считанными из ячеек памяти, выделенных для хранения данных. Логическое состояние этих ячеек будет определяться в зависимости от того, будет ли их выходной сигнал больше или меньше среднего опорного значения.

В обычной ситуации двух опорных ячеек памяти должно быть достаточно для считывания всей строки или всего сегмента управляющей линии. Однако в случае, когда считывание ячеек памяти производится случайным образом, а не в параллельном режиме, в запоминающем устройстве по изобретению может быть использован вариант системы считывающих усилителей, имеющий только один опорный считывающий усилитель и только одну опорную линию данных. Однако в этом случае необходимо будет ввести дополнительный цикл предварительного считывания, в рамках которого поляризация опорной ячейки памяти на активной управляющей линии поочередно устанавливается в противоположные состояния с получением опорного значения для каждого состояния. После этого может быть сгенерировано среднее значение для этих двух состояний, которое будет подано в качестве входного сигнала на считывающий усилитель.

Из сказанного специалистам в данной области техники должно быть понятно, что приведенное выше подробное описание предпочтительного варианта системы считывающих усилителей в составе запоминающего устройства было представлено только в качестве примера осуществления изобретения и что у устройства считывания заряда по изобретению может иметься множество модификаций, не выходящих за пределы идеи и объема изобретения, определяемых прилагаемой формулой изобретения.

1. Устройство для считывания заряда с пассивно адресуемого средства (601) хранения заряда, связанного с активной линией данных (ABL), содержащее

пару опорных средств, состоящую из параллельно соединенных первого и второго опорных средств (600а, 600b) по заряду, выполненных, как опорные конденсаторы, аналогичные средству (601) хранения заряда, причем первое опорное средство (600а) по заряду имеет поляризацию, противоположную поляризации второго опорного средства (600b) по заряду, тогда как первое и второе опорные средства (600а, 600b) по заряду и средство (601) хранения заряда имеют общий входной узел (AWL), первый и второй псевдодифференциальные опорные считывающие усилители (RSA1, RSA2), каждый из которых соединен с выходным узлом (RBL1, RBL2) соответствующего опорного средства по заряду через один из входных узлов (INR), совместно используемых указанными опорными считывающими усилителями, и выполнен с возможностью генерирования выходного опорного сигнала, подаваемого на общий опорный узел (CHREF); псевдодифференциальный считывающий усилитель (SA), имеющий первый вход, соединенный с общим опорным узлом (CHREF) для приема общего опорного входного сигнала, и второй вход для приема выходного сигнала от средства (601) хранения заряда, при этом псевдодифференциальный считывающий усилитель (SA) выполнен с возможностью генерирования дифференциального положительного или отрицательного выходного сигнала, который соответствует интегрированной разности зарядов в конце цикла считывания между активной линией данных и указанными входными узлами (INR), связанными с опорными средствами по заряду, и преобразуется в цифровой (логический) уровень, характеризующий состояние поляризации средства хранения заряда в зависимости от знака указанного выходного сигнала.

2. Устройство считывания по п.1, отличающееся тем, что оба псевдодифференциальных опорных считывающих усилителя (RSA1, RSA2) и псевдодифференциальный считывающий усилитель (SA) являются идентичными считывающими усилителями.

3. Устройство считывания по п.2, отличающееся тем, что каждый считывающий усилитель (RSA, SA) содержит дифференциальную пару входных транзисторов (402, 404), соединенную с парой каскодных транзисторов (410, 412), и пару транзисторов (438, 440), обеспечивающих смещение тока, генерируемого источником тока, и подключенных к паре транзисторов (434, 436), включенных по каскодной схеме, причем использование пар каскодных транзисторов в обоих случаях обеспечивает повышение коэффициента усиления разомкнутой цепи считывающего усилителя.

4. Устройство считывания по п.3, отличающееся тем, что входные транзисторы (402, 404) являются транзисторами с р-каналом, а транзисторы (438, 440), обеспечивающие смещение тока, являются транзисторами с n-каналом или наоборот.

5. Устройство считывания по п.2, отличающееся тем, что каждый считывающий усилитель (RSA, SA) содержит полусбалансированный сдвоенный вход (INP, INM) и сбалансированный сдвоенный выход (OUTM, OUTP).

6. Устройство считывания по п.2, отличающееся тем, что каждый считывающий усилитель (RSA, SA) содержит синфазную цепь (426, 428, 430, 432, 434, 436, 438, 440) обратной связи на основе переключаемого конденсатора для управления выходным напряжением в синфазном режиме.

7. Устройство считывания по п.2, отличающееся тем, что каждый считывающий усилитель (RSA, SA) содержит средства (430, 432) обеспечения автоматического смещения переключаемого конденсатора в синфазном режиме.

8. Устройство считывания по п.2, отличающееся тем, что каждый считывающий усилитель (RSA, SA) содержит интегральную защелку (420, 422) положительной обратной связи.

9. Устройство считывания по п.2, отличающееся тем, что каждый считывающий усилитель (RSA, SA) содержит средства автоматической коррекции смещения нулевого уровня.

10. Устройство считывания заряда с множества пассивно адресуемых средств (701) хранения заряда, содержащее по меньшей мере, две пары опорных средств, каждая из которых состоит из первого и второго опорных средств (700) по заряду, выполненных, как опорные конденсаторы, аналогичные средствам (701) хранения заряда, причем первое опорное средство по заряду имеет поляризацию, противоположную поляризации второго опорного средства по заряду, каждая из указанных, по меньшей мере, двух пар опорных средств по заряду имеет общий входной узел (WL) и пару общих выходных узлов (RBL1, RBL2), соединенных соответственно с первым и со вторым опорными средствами (700) по заряду в каждой из указанных, по меньшей мере, двух пар опорных средств по заряду, каждый общий входной узел (WL), по меньшей мере, двух пар опорных средств (700) по заряду соединен также, по меньшей мере, с двумя средствами (701) хранения заряда; первый и второй псевдодифференциальные опорные считывающие усилители (RSA1, RSA2), соединенные соответственно с первым общим выходным узлом (RBL1) и со вторым общим выходным узлом (RBL2) опорных средств (700) по заряду и выполненные с возможностью генерирования выходных опорных сигналов, подаваемых на общий опорный узел (CHREF), по меньшей мере, два псевдодифференциальных считывающих усилителя (SA), каждый из которых имеет первый вход (INP), соединенный с общим опорным узлом (CHREF) для приема общего опорного входного сигнала, и второй вход (IN), соединенный с общим выходным узлом (BL) одного из, по меньшей мере, двух средств (701) хранения заряда для приема выходного сигнала от указанного средства хранения заряда, при этом каждый псевдодифференциальный считывающий усилитель (SA) выполнен с возможностью генерирования дифференциального положительного или отрицательного выходного сигнала, который соответствует интегрированной разности зарядов в конце цикла считывания между активной линией данных и входными узлами (INR), связанными с опорными средствами по заряду, и преобразуется в цифровой (логический) уровень, характеризующий состояние поляризации средства хранения заряда в зависимости от знака разностного сигнала.

11. Устройство считывания по п.10, отличающееся тем, что общие входные узлы (WL) образуют части электродов, соответствующих управляющим линиям (WL) в массиве ячеек (701) памяти с матричной адресацией для хранения заряда, общие выходные узлы (RBL) опорных средств (700) по заряду образуют пару опорных электродов, соответствующих опорным линиям (RBL1, RBL2) данных, общие выходные узлы (BL) средств хранения заряда образуют электроды, соответствующие линиям данных указанного массива с матричной адресацией, каждый из опорных электродов (RBL1, RBL2) поставлен в соответствие с первым или со вторым псевдодифференциальным опорным считывающим усилителем (RSA1, RSA2), а каждый из остальных электродов, соответствующих линиям (BL) данных, поставлен в соответствие с одним из псевдодифференциальных считывающих усилителей (SA), при этом в цикле считывания состояние поляризации соответствующих выбранных ячеек (701) памяти может быть детектировано либо в последовательном, либо в параллельном режимах и сопоставлено с опорным значением.

12. Устройство считывания по п.11, отличающееся тем, что выполнено в виде субблока (SB) в блоке, содержащем более одного устройства считывания заряда указанного типа, при этом опорные считывающие усилители (RSA) и считывающие усилители (SA) субблока связаны с соответствующим количеством электродов, соответствующих линиям (BL) данных в массиве с матричной адресацией, а пара (P/RBL) опорных линий данных субблока (SB) распределена среди линий (BL) данных указанного массива.

13. Устройство считывания по п.11, отличающееся тем, что система считывающих усилителей содержит мультиплексор (MUX), связанный с электродами, соответствующими линиям (BL) данных массива с матричной адресацией, причем k последовательных линий (BL) данных в массиве задают сегмент общего количества электродов, соответствующих управляющим линиям (WL) указанного массива, а указанное количество k линий (BL) данных, определяющих сегмент, равно количеству псевдодифференциальных считывающих усилителей (SA) в устройстве считывания заряда, в каждом сегменте управляющей линии пара (P/RBL) электродов, соответствующих опорным линиям данных, расположена смежно с электродами, соответствующими линиям (BL) данных, и соединяет пары опорных средств (700) по заряду, ячейки (701) памяти, предназначенные для хранения заряда и расположенные на одном электроде, соответствующем управляющей линии (WL) в указанном сегменте управляющей линии, могут быть считаны параллельно при аналогичном последовательном считывании сегментов управляющей линии путем выполнения соответствующего протокола адресации и мультиплексирования электродов, соответствующих линиям (BL) данных в пределах сегмента управляющей линии, для параллельного подключения указанных электродов к соответствующим псевдодифференциальным считывающим усилителям (SA) устройства считывания заряда.

14. Энергонезависимое запоминающее устройство с матричной адресацией, содержащее электрически поляризуемый диэлектрический запоминающий материал, обладающий гистерезисом, преимущественно ферроэлектрический или электретный материал, в виде слоя, находящегося в контакте с первым и вторым массивами электродов (WL; BL) адресации, взаимно параллельных в пределах массива, причем электроды (WL) первого массива образуют управляющие линии запоминающего устройства и расположены, по существу, перпендикулярно электродам (BL) второго массива, образующим линии данных запоминающего устройства, так что в запоминающем материале в зонах скрещивания управляющих линий и линий данных заданы ячейки (801) памяти с конденсатороподобной структурой, каждая ячейка памяти может быть селективно адресована для осуществления операций записи/считывания через управляющие линии (WL) и линии (BL) данных, при этом операция записи в ячейку (801) памяти выполняется приданием ячейке памяти требуемого состояния поляризации посредством приложения напряжения к указанной ячейке по управляющей линии и линии данных, задающим указанную ячейку, при этом приложенное напряжение способно либо установить в ячейке (801) памяти заданное состояние поляризации, либо произвести переключение состояния поляризации указанной ячейки, а операция считывания выполняется посредством приложения напряжения к ячейке (801) памяти и детектирования, по меньшей мере, одного электрического параметра выходного тока на линии (BL) данных, для определения состояний поляризации ячеек (801) памяти при выполнении операции считывания указанное запоминающее устройство снабжено устройством считывания заряда по п.11, отличающееся тем, что, по меньшей мере, одно устройство считывания заряда представляет собой систему псевдодифференциальных считывающих усилителей, содержащую, по меньшей мере, один субблок (SB), который содержит, по меньшей мере, один псевдодифференциальный считывающий усилитель (SA) для определения состояния поляризации, по меньшей мере, одной ячейки (801) памяти при выполнении операции считывания и два псевдодифференциальных опорных считывающих усилителя (RSA1, RSA2) для определения состояния поляризации двух опорных ячеек (800) памяти, имеющих противоположные состояния поляризации при выполнении операции считывания, причем указанный, по меньшей мере, один псевдодифференциальный считывающий усилитель (SA) связан с указанными двумя псевдодифференциальными опорными считывающими усилителями (RSA1, RSA2) через общий узел (CHREF).

15. Запоминающее устройство по п.14, отличающееся тем, что указанный, по меньшей мере, один субблок (SB) содержит множество указанных считывающих усилителей (SA) для определения при выполнении операции считывания состояния поляризации множества ячеек (801) памяти.

16. Запоминающее устройство по п.14, отличающееся тем, что указанные первый и второй опорные считывающие усилители (RSA1, RSA2) выполнены с возможностью генерировать сигнал, соответствующий среднему из выходных сигналов первой и второй опорных ячеек памяти, и подавать его на указанный общий узел (CHREF), причем, по меньшей мере, один указанный считывающий усилитель (SA), связанный с общим узлом (CHREF), выполнен с возможностью осуществлять сравнение выходного сигнала на общем узле (CHREF) с выходным сигналом ячейки (801) памяти.

17. Запоминающее устройство по п.14, отличающееся тем, что указанные, по меньшей мере, один считывающий усилитель (SA) и, по меньшей мере, один опорный считывающий усилитель (RSA) выполнены с идентичными усилительными контурами.

18. Запоминающее устройство по п.17, отличающееся тем, что указанные идентичные усилительные контуры имеют опорную сторону и сторону массива, причем опорная сторона выполнена, как зеркальное отражение стороны массива.

19. Запоминающее устройство по п.14, отличающееся тем, что система псевдодифференциальных считывающих усилителей содержит множество указанных субблоков (SB).

20. Запоминающее устройство по п.19, отличающееся тем, что каждый субблок (SB) содержит множество считывающих усилителей (SA) для считывания состояния поляризации соответствующего количества ячеек памяти.