Делитель частоты на 3,5

 

Союз Советских

Социалистических

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ("1594587 (61) Дополнительное к авт. свид-ву ¹ 57666 (22) Заявлено 16.04.76 (21) 2348073/21 с присоединением заявки № (23) Приоритет (43) Опубликовано 25.02.78. Бюллетень № 7 (45) Дата опубликования описанияоЬ.03, 75, (51) М. Кл.

Н 03 К 23/02

Гасударственный комитет

Совета Министров СССР ао делам изаоретений и открытий (53) УДК 621.374.44 (088.8) (72) Автор изобретения

В. А. Грехнев (71) Заявитель (54 ) ДЕ ЛИ ТЕ ЛЬ Н А 3, 5

Изобретение относится к автоматике и вычислительной технике и может использоваться в устройствах, где необходимо деление последовательности импульсов на 3,5.

Из основного авт. св. № 576662 известен делитель, содержащий три разряда, каждый из которых состоит из триггера памяти, коммутационного триггера и элемента И вЂ” НЕ.

Однако такое устройство не позволяет осуществлять деление частоты на 3,5.

Цель изобретения — расширение функциональных возможностей устройства.

Для этого в делитель, содержащий три разряда, каждый:. з которых состоит из триггера памяти, коммутационного триггера и элемента

И --- НЕ, введен дополнительный элемент И—

НЕ, .ервый вход которого соединен с единичным «ыходом коммутационного триггера второго разряда, а второй вход — с нулевым выходом коммутационного триггера первого разряда и с нулевым входом триггера памяти второго разряда, нулевой выход которого подключен к третьему входу элемента И вЂ” НЕ второго разряда, при этом нулевой выход коммутационного триггера второго разряда соединен со входами коммутационного триггера первого разряда и с нулевым входом коммутационного триггера . ретьего разряда.

На чертеже дана структурная электрическая схема предлагаемого делителя на 3,5.

Устройство содержит элементы И вЂ” НЕ 1—

6. образующие попарно коммутационные триггеры первого, второго и третьего разряда, элементы И вЂ” НЕ 7 — 12, образующие попарно триггеры памяти этих разрядов, элементы И—

НЕ 13 — 15 этих разрядов и дополнительный элемент И вЂ” HE 16, входную шину 17, выходную шину 18.

Устройство работает следующим образом.

В исходном состоянии триггеры памяти всех разрядов находятся в нулевом состоянии, а тактирующий сигнал, поступающий на входную шину 17, отсутствует (равен логическому нулю). В этом случае на выходах элементов И—

НЕ 16, 13, 14, 15, 8, 10, 12 — логический нуль, на выходах остальных элементов — логическая единица. С приходом первого тактирующего импульса открывается элемент 5 и на его выходе появляется сигнал, равный логическому ну, „лю, который устанавливает триггер памяти первого разряда в единичное состояние. После окончания действия тактирующего импульса на выходе элемента 6 появляется сигнал, равный логическому нулю, а на выходе элемента 15— сигнал, равный логической единице. Поэтому с

2; приходом второго тактирующего импульса от594587

Формула изобретения

ЦНИИПИ Заказ 872/53

Тираж 1085 Подписное

Филиал ill ll l «Патент».

Ужгород, ул. Проектная, 4 крывается элемент 3. Сигнал, равный логическому ну.но, с выхода этого элемента устанавливает триггер памяти второго разряда в единичное состояние, а триггер памяти и; рвого разряда в нулевое. Наличие связей с i.ыхода элемента 3 на входы элементов 15, 5, 1, 2 препятствует появлению на выходах этих элементов логического нуля, хотя триггеры памяти и изменили свое состояние. С приходом третьего тактирующего импульса логический нуль снова появляется на выходе элемента 5, устанавливая триггер памяти первого разряда в единичное состояние. После окончания действия тактирующего импульса на выходе элемента 15 появляется сигнал, равный логической единице, при этом на выходе элемента 4 будет сигнал, равный логическому нулю, который через элемент !

6 поступает на выходную шину 18. Поскольку на выходе элемента 14 сигнал равен логической единице, то с приходом четвертого тактирующего импульса логический нуль появляется на выходе элемента 2, устанавливая триггер памяти третьего разряда в единичное состояние, а

-. триггеры памяти первого и второго разрядов— в нулевое состояние, закрывая тем самым элемент 4. Наличие связей с выхода элемента 2 на входы элементов 1, 14, 3, 15, 5 препятствует появлению на выходах этих элементов логического нуля в момент действия тактирующего сигнала. С приходом пятого тактирующего импульса снова открывается только элемент 5, устанавливая триггер памяти первого разряда в единичное состояние, элементы 1, 2, 3 не откроются, поскольку на выходах элементов

14 и 15 — логический нуль. Аналогично, с приходом шестого тактирующего импульса логический нуль появляется на выходе элемента 3, устанавливая триггер памяти второго разряда в единичное состояние, а триггер памяти первого разряда в нулевое. После окончания действия тактирующего импульса на выходе элемента 15 появляется сигнал, равный логическому нулю, а на выходе элемента 14 — сигнал, равный логической единице. Поскольку на выходе элемента 13 сигнал также равен логической единице, то с приходом седьмого тактирующего импульса логический нуль появляется на выходе элемента 1, который через элемент

16 поступает на выходную шину 18 и который устанавливает триггеры памяти всех разрядов в нулевое состояние, возвращая схему в исход10 ное состояние. Наличие связи с выхода э,темента 1 на входы элементов 13, 2, 14, 3, 5 препя,;.твует появлению на выходах этих элементов логического нуля в момент действия тактирующего импульса, обеспечивая тем самым устойчивую работу устройства.

Таким образом, на семь входных импульсов схема выдает два выходных. т. е. происходит деление частоты на 3,5, причем выходные сигналы формируются через равные интервалы времени.

Делитель на 3,5 по авт. св. № 576662, отличаюи4ийся тем, что, с целью расширения функциональных возможностей, в него введен дополнительный элемент И вЂ” НЕ, первый вход которого соединен с единичным выходом коммутационного триггера второго разряда, а второй вход — с нулевым выходом коммутационного триггера первого разряда и с нулевым вхо30 дом триггера памяти второго разряда, нулевои выход которого подключен к третьему входу элемента И вЂ” НЕ второго разряда, при этом нулевой выход коммутационного триггера второго разряда соединен со входами коммутационного триггера первого разряда и с нулевым входом коммутационного триггера третьего разряда.