Вычислительная система для решения дифференциальных уравнений

 

ВСЕ(<);" рещае

@ЩИ 3 .;; 1 -:,м ю.

1 |

П И С М-И "И :"-Е

Союз Советских

Социалистических

Республик

«(11) 620980

3О6РЕТЕ Н ИЯ

К АВТОе СКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву— (22) Заявлено 04.07,75(21) 2152476/18-24 с присоединением заявки № (23) Приоритет (43) Опубликовано 25.08.78.Бюллетень № 31

Е (51) М. Кл.

Cj 06 F 15/32

Государственный номитет

Совета Министров СССР

II0 делам нзооретений н открытий (53) УДК 681.323 (O8S.8) (45) Дата опубликования описания 12.07,78. (72) Авторы изобретения

М, К. Сулим и Р, Л. Танкепевич (71) Заявитель (54) ВЫЧИСЛИТЕЛЬНАЯ СИСТЕМА ДЛЯ РЕШЕНИЯ

ДИФФЕРЕНЦИАЛЬНЫХ УРАВНЕНИЙ

Изобретение относится к вычиспитепь ной технике и может быть применено дпя решения обыкновенных дифференциальных уравнений и уравнений в частных производных.

Известны аналоговые вычислительные машины (АВМ) которые содержат группу решающих бпоков, выпопняюших опредепенные математические операции над переменными, представпенными эпектрическими сигналами в аналоговой форме, и соединенных между собой в соответствии с решаемой системой дифференциальных уравнений(1). В состав решаюшихбпоков входят интеграторы, сумматоры, масштабные устройства и нелинейные устройства.

Аналоговые машины обладают высоким быстродействием, благодаря параллельному характеру выполнения всех математи- 20 ческих операций, Однако они имеют ограниченную точность, требуют большого объема оборудования даже дпя частичной автоматизации ввода в машину исходных данных о задаче. 25

Известны цифровые дифференциальные анапизаторы, которые содержат группу интеграторов, выпопняюших определенные математические операции над переменными, представпенными в цифровой форме, и связанных между собой в соответствии с решаемой системой дифференциапьных уравнений (2).

Однако из-эа неэффективности формуп интегрирования в этих анапизаторах требуется применять малый шаг интегрирования, что снижает их быстродействие. Кроме того им. свойственна трудность автоматизации ввода схемы моделирования.

Наиболее бпиэкой по технической, сушности к изобретению явпяется вычислитепьная система, содержашая решаюшйе блоки, каждый иэ которых через соответствуюший коммутатор соединен двухсторонними связями с информационной шиной, устройство управления, соединенное двухсторонними связями с устройством ввода-вывода и с информационной шиной 31.

620980

Однако трудность осушествления полного распараллеливания проиесса интегрирования дифференциальных уравнений изза необходимости применения большого количества малогабаритных электронных вычислительных машин (мини-ЭВМ) ограничивает быстродействие системы и класс задач.

Кроме этого,,система оказывается громоздкой из-аа конструктивных и структурных особенностей мини-ЭВМ и поэтому увеличение степени распараллеливания практически невозможно. Распараллеливание с использованием более 7-12 мини-ЭВМ практически нереализуемо. Кроме того, общая в указанной системе шина представляет собой сложное устройство, объединяющее в себе не только информационные, но и адресные- и управляющие шины, так как эта система предназначена дпя организации взаимодействия большого количества различных устройств, апресуемых 18-разрядными числами.

При разделении задачи по уравнениям (группам) .рудно обеспечить одинаковую загрузку мини-ЭВМ, что приводит к их простоям и общей потере аффективности.

Программная обработка операции обмена приводит к увеличению времени, затрачиваемого на обмен, и к общему снижению быстродействия.

Оепью изобретения является повышение аффективности работы путем увеличения быстродействия и акономичности использования объе ма па мяти.

Достигается ато тем, что в системе каждый решающий блок содержит микропроцессор, соединенный двухсторонними информационными связями с запоминающим устройством, управляющий и адресный входы которого соответственно через первую и вторую группу элементов ИЛИ под" кпючены к управляющему и адресноь выходам микропроцессора, запоминающее устройство соответствующим входом и выходом подкшочено к входу и выход . решающего блока, соединенного с коммутатором, адресный выход устройства управления соединен с входами элементов

ИЛИ второй группы, управпяющие выходы подключены соответственно к управляющим входам коммутаторов, микропроцессора и элементов ИЛИ второй группы каждого решающего блока.

Микропроцессор является апементом, предназначенным дпя массового производства, компактным, универсальным, посволяющим получить простую. конструкцию и малые габариты. Он может программно настраиваться на выполнение про извольных математических операиий и использоваться в качестве решающего блока при организации параллельных структур.

Применение микропроцессора позволяет ввести большое количество решающих блоков, что приближает такую структуру к структуре АВМ, которая характеризуется большим быстродействием вспедствие высокой степени распараллеливания при сохраненки воэможности атоматичеокого ввода схемы моделирования и ее параметров. Используемый в системе способ обмена информацией безразличен к количеству связей между блоками в отли чие от прототипа, что расширяет класс

Обращение к запоминающему устройству при обмене информацией без программной обработки этого обращения увеличивает скорость обмена этой информацией, т. е. увеличивает быстродействие.

Этому же способствует одновременный прием информации запоминающими устройствами всех решающих блоков кроме одного, работающего на выдачу.

Зв счет непосредственного управления запоминающим устройством по цепям управления записью-чтением и адресным цепям от устройства управлечия. искшочается необходимость программной обработки операции обмена и достигается общее увеличение быстродействия. В случае, когда каждый блок выдает одну выходную переменную, схема управления имеет простой вид.

На фиг. 1 представлена блок-схема вычислительной системы, на фиг. 2 - блоксхема устройства управпенкя системой дня случая, когда каждый решающий бнок вырабатывает одну выходную пере ме нную.

Вычислительная система предназначена дпя выпопнения итеративных вычислений при чиспенном интегрировании систем обыкновенных дифференциальных уравнений, которые могут быть записаны в 5 форме задачи Коши.

В каждом итеративном цикле вычиспяются значения искомых переменных nns дискретных значений независимой переменной по итеративным формулам, npocsg чет по которым может производиться параллельно.

Система содержит решающие блоки

1k-1К, информационные связи 2 -2к, каждая из которых содержит число линий

s5 по количеству двоичных разрядов в чис пе; коммутаторы 3-3К, соединенные с информационной шиной 4, устройство ввода-вывода 5, устройство управлении 6 с выходами 7-11; каждый решающий бпок .

620980 содержит микропроцессор 12, запоминающее устройство 13, группы элементов

ИЛИ 14, 15.

Запоминающее устройство условно разделено на две части: информационное поле, одинаково устроенное во всех реша- 5 ющих блоках и содержащее выходные переменные всех решающих блоков, и программную часть, содержащую программы работы, специфические дпя каждого решающего блока 10

Схема управления содержит генератор тактовых импульсов 16, счетчик 17, дешифратор 18, Микропроцессор 12 производит выборку инструкций иэ запоминающего устрой- !5 ства, их расшифровку, чтение данных из запоминающего устройства 13, выполнение инструкций и запись в запоминающее устройство результатов. Данные передают, ся по двусторонней шине 2, адрес регистра. 20 запоминающего устройства передается по шине 11; сигнала чтение апись пос тупает либо с выхода 10 устройства управления 6, либо от микропроцессора 12.

Объединение этих сигначов проивзодит- 25.

cs с помощью элементов ИЛИ.14.

Адрес в запоминающее устройство 13 задается либо с выхода 11 устройства управления 6, либо от микропроцессора

12. 30

Включение-выключение микропроцессора производится по сигналу, поступающему из устройства управления с выхода 8.

Тактовые сигналы подаются на все микропроцессоры с вь:хода 9 устройства управления, С помопцью устройства 5 ввода-вывода информации производится загрузка решающих блоков исходными данными и программами, а также вывод результатов в 40 процессе решения.

Устройство управления 6 управляет работой системы вдвухрежимах: «Подготовка и Работа . В режиме Подготовка вводятся программы и заполняется информационное поле каждого решающего блока, При вводе программ поспедоватепьно включится соответствующие коммутаторы, с выхода 11 задаются адреса инструкций, а сами инструкции — по шине 4«

При загрузке информационного поля коммутаторы 3 одновременно включаются и с выхода 9 устройства управления 6 дается сигнал Запись °

B режиме "Работа циклически повторяются два такта: параппепыюй работы решающих блоков и обмена информацией. В результате выполнения одной пары тактов производится очередной шаг

6G итеративного процесса и обновляется информационное попе решающих блоков. Останов всей системы производится по сигналу извне. В режиме Работа коммутаторы постоянно включены.

В первом такте дается сигнал включения всех микропроцессоров (выход 8) ня время, необходимое дпя выполнения программы одного итеративного шага в мом загруженном микропроцессоре. При этом сигналы извне (2, 10, 11) в решающий блок не подаются. В оеэчльтате работы микропроцессоров информационное поле каждого блока обновпяется в той части, которая соответствует выходным переменным кажйого блока. В конце так- та все микропроцессоры находятся в исходном состоянии, Во втором такте микропроцессоры и логические устройства всех решающих блоков отключены от цепей 2, 10, 11.

Устройство управления 6 устанавливает на выходе 11 один за другим все адреса информационного поля, начиная с первого н кончая последним. Прн задании некоторого адреса дается сигнал "Чтение на той блок, который в первом такте вырабатывает выходную переменную, раэме щенную в памяти по этому адресу. На все остальные блоки подается сигнал

"Запись . Сигналы Чтение" и "Запись подаются с выхода 10. В этом же такте производится ;одкпючение устройства

5 ввода-вывода информации в режиме вывода информации.

В случае, если каждый решающий блок вырабатывает одну выходную переменную (номер переменной при этом при» нимается равным номеру блока), управление обменом информацией может быть выполнено с цомошью счетчика 17 {см. фиг. 2), на вход которого подаются тактовые импульсы от генератора тактовых импульсов 16, и дешифратора 17, подключенного к счетчику. Счетчик последовательно вырабатывает адреса инфор- мационного пола, равным номеру выходной переменной.,Одновременно дешифратор активизирует одну из пиний выхода

10, соответствующую решающему блоку, по коброй подается сигнал "Чтение .

Рассм отренная вычислительная система имеет те же области применения, что к аналоговые вычислительные машины общего назначения н цифровые модели, на

"1 выгодно от них отличается. Благодаря на личию автоматизированной настройки на схемы моделирования, она. может использоваться в составе автомати-. зированных вычислительных систем.

62098

Помимо автоматизации ввода схем моделирования, система характеризуется высокой точностью и стабипы остью, благодаря применению цифровых принципов обработки информации. Примененный способ обработки информации обеспечивает достаточно высо- кое быстродействие, которое по предварительным оценкам находится на уровне быстродействия АВМ при значительно более высокой точности {точность увепичена примерно в 100 раз).

Микропроцессоры, явпяюшиеси универсальной компонентной базой современной вычиспитепьной техники, показывают тенденцию к резкому увепичению быстродействия и уменьшению стоимости.. 15

Формула изобретения

Вычислительная система для решения дифференциальных уравнений, содержащая 10 решающие блоки, каждый из которых через соответствующий коммутатор соединен двухсторонними связями с информа циоияой шиной, устройство управления соединенное двухсторонними связями с устрой- ством ввода-вывода и с информационной шиной, о т и и ч а ю ш а я с я тем, что, с цепью повышении эффективности раФ

8 бо у м увепичения быстродействия и экономичности испопьзования объема памяти, в нем каждый решающий блок содержит микропроцессор, соединенный двухсторонними информационными связями с запоминающим устройством, управпяюший и адресный входы которого соответственно через первую и вторую группу элементов

ИЛИ подключены к управпяюшему и апресному выходам микропроцессора, заломинающее устройство cooTBeTcTayloulHM входом и выходом подключено к входу и выходу решающего блока, соединенного с коммутатором, адресный выход устройства управления соединен с входами эпементов ИЛИ второй группы, управляющие .выходы подключены соответственно к управпяющим входам коммутаторов, микропроцессора и элементов ИЛИ второй груп пы каждого решающего бпока.

Источники информации, принятые во внимание при эксперкизе:

1, Витенберг Н, Программирование анапоговых выииспитепьных машин, М., 74aшинорроение у 19721 с 7

2. Шилейко А. В, цифровые модели, М., "Энергия 1964, с. 22-55.

3, "Зарубежная радиоэпектроника"

Хю 8, 1973, с 53-62.

620980 ие.2

Составитель А, Жеренов

Редактор Е, Гончар Техред А. Бардак Корректор М Йвмчик

Заказ 4661/46 Тираж 826 Подписное

UHHHIlH Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, Ж 35, Раушская наб, д. 4/8

Филиал ППП Патент, r Ужгород, ул. Проектнаа, 4