Совета Мииистрав СССР пе делам изобретеиий и еткрытий (43) Опубляковано15.09.78.Бюллетень № 34 (45) Дата опубликования описания 02.08.78 (53} УДК 681.327..6(О88.8) (72) Л втори Я. А. Хетагуров, IO. A. Попов, М. Г. Юшке тов, В. В. Есипов, язобретеняя H. Н. Захарович, А. II, Степанов, М. A. Фомин, А. М. Никаноров н В. В. Мещеряков (71) Заявитель

Московский ордена Трудового Красного Знамени инженерно-физический инсти туг (54) БЛОК ПЕРЕНОСА ДЛЯ МАТРИЧНОГО

С УММА ТОР А

Изобретение относится к обпасги вычиспигепьпой техники и может быть использовано в процессорах специапнзнрованных

ЦВМ.

Известны матричные параппепьные сум5 магоры ца магннгных сердечниках с прямоугопьпой петлей гисгереэнса, имеющие бпоки поспе дова тепьного межкаска дного перевесе (11 . Невосгвгком ех яелеегсв низкое быстродействие.

Нццбопее близким техническим решением к данному изобретению явпяегся бпок переноса дпя матричного сумматора, сод р>кащий «цементы памяти HQ магнит ц.,л сердечнпках, прошитых входными и пглходнымп шинами, шиной сброса и поразрпдцогсг переноса, выходные усипитепи, цодкцю г.ццые к выходным шинам (2J

С цепью повышения быстродействия цредпагаемый бпок переноса содержит два тт вЂ” разрядных регистра на магнитных сс-рчочциках, прошигых шинами переноса, ц узап коммутации, первый вход которого г:oc .ичр и с шиной поразрядного переноса, в! грей вход с соогвегсгвуюцтей входной g5 шиной, третий вход вЂ” с шиной переноса первого регистра, четвертый вход - с шиной переноса второго регистра, причем

-й магнитный сердечник первого регистра и (+1) магнитный сердечник,, второго регистра прошиты 1 -ой входной шиной, а щ-й магнитный сердечник первого регистра н первый магнитный сердечник второго регистра прошиты пт-й входной шиной, где т вЂ” номер разряда регистра, кроме того уэеп коммутации содержит четыре транзистора и четыре магнитных сердечника, прошитых шинами установки, считывания, поразрядного переноса записи н обмотками управления, коппекгоры первого н второго транзисторов соеднненьг с четвертым входом узда коммугацпн, коппекгоры третьего н четвертого транзисторов вЂ” с третьим входом, база и эмнггеры транзисторов соединены с соответствующими обмотками управпения, соответствующие концы которых под кпючены к выходам узпа коммутации.

На фиг. 1 представпен бпок переноса дпя матричного сумматора; на фнг. 2з 624229

1 принципиапьная схема уэпа коммутации.

Бпок соцержит цва И вЂ” разряцных регистра 1 и 2, соцержаших магнитные серцечники 3, гце гп - основание системы счиспения, вхоцные шины 4, шины переноса 5 и 6, выхоцные шины 7 и шину сброса 8.

Выхоцные шины 7 соецинены со входами выхоцных усипитепей B. Кроме того, блок соцержит узел коммутации 1О, выхоцы которого поцкпючены к шине поразряцного переноса 11, к одной иэ вхоцных шин

4 вЂ” к шине старшей цифры п, к шине установки 12 и считывания 13, а также к шинам переноса 5 и 6 регистров 1 и 2.

Выхоцы узпа коммутации соединены с выхоцными шинами 14 и 15 переноса в спецующий разряд.

Уэеп коммутации содержит четыре маг гитных серцечника 16 17, 18, 19, прошитых кроме перечиспенных шин, обмотками управпения.; 20, ко >рые поцкпючены зо к амиттерем и базам соответствующих транзисторов 21, 22, 23 и 24.

Работает устроиство спецующим образом.

В первом такте на входные шины 4 с оцного из разряцов матричного сумматора поступает коц поразрядной суммы в коце (1) иэ (> ">), Г1ри этом, . в регистры 1 и 2 записывается вход поразрядной суммы и суммы, увеличенной на единицу, соог«Зо ветс твенно. В этом же такте осущес твляе гся подача сигналов П(перенос) и th) (старшая цифра) на уэеп коммутации 1О, где прс исхоцит вычисление фу»кций Н, П, I IVn1 и ПЧгП, опрецепяющих условие распространения переноса. Во втором такте происхоцит распространение переноса и считывание окончатепь»ой суммы с оц»ого из регистров 1 ипи 2 током по шинам 5 ипи 6. Номер считываемого регистра в о спецующем разряце опрецепяегся усповиями переноса в данном разряде, т.е. насыщением опного иэ ранзнсгоров 21, 22, 23 или 24. Таким образом, происхоцит быстрое распространение, переноса во

45 всех разрядах. B третьем такте цепь переноса возвращается в исхоцное cocms»ne токами в шинах 8 и 12. Работа цепи переноса согласуется с работой грахтактной матрицы сумматора, имеющей цикпы: приемо первого операнца, прием второго операнца вЂ” выдача пораэряцной суммы, возврат.

Таким образом, за счет ввецения в бпок двух регистров и узла коммутации уцается повысить;его быстродействие.

Формупа изобретения

1. Блок переноса цпя матричного сумматора, соцержащий эпементы памяти на магнитных серцечниках, прошитых вхоцными и выхоцными шинами, шиной сброса и поразряцного переноса, выхоцные усилитепи, попкпюченные к выходным шинам, о г и и ч а ю шийся тем, что с цепью повышения быстроцействия блока, он соцержит цва 91 -разряцных регистра на магнитных серцечниках, прошитых шинами переноса, и узел коммутации, первый вхоц которого соецинен с .шиной поразряцного переноса, второй вхоц - с соответствующей вхоцной шиной, третий вхоц вЂ” с шиной переноса первого регистра, четвертый входс шиной переноса второго регистра, причем i -й магнитный серпечник первого регистра и (t + 1) -й магнитный сердеч-ник второго регистра прошиты j -й вхоцной шиной, а gf и магнитный серцечник первого регистра и первый магнитный серцечник второго регистра прошиты ttf-й вхоцной шиной> гце < вЂ” номер раэряца регистра.

2. Бпок переноса цпя матричного сумматора по и. 1, о т п и ч а ю шийся тем, что узеп коммутации соцержит четыре транзистора и четыре магнитных сер« цечннка, прошитых шинами установки, считывания поразрядного переноса записи и обмотками управпения, коппекторы первого н второго транзисторов соецинены с четвертым вхоцом узда коммутации, коппекгоры третьего и четвертого транзисторов - с третьим вхоцом, база и эмиттеры транзисторов соецинены с соответствующими обмотками управления, соответствующие концы которых поцкпючены к выхоцам узпа коммутации.

Источники информации, принятые во внимание при экспертизе:

1. Авторское свицетепьство СССР

hb 432495, кп. Cj.Î6 Р 7/5О, 1972.

2. Авторское свицегепьство СССР

М 434412, кп, g Об Р 7/5О, 1972.

624229

Imp

4bg 1

Составитепь Ю. Ушаков

Рецактор Н. Каменская Техрец Н. Андрейчук Корректор И. Гоксич

Заказ 5189/39 Тираж 826 Поцписное

БНИИПИ Госуцарственного комитета Совета Министров СССР по цепам изобретений и открытий

113О35, Москва, Ж-35, Рауяская наб., a. 4/5

Фипиап ППП Патент", r. Ужгороц, уп. Проектная. 4

Устройство для суммирования единиц // 608158

-разрядный паралельный сумматор // 603991

Устройство для сложения и вычитания чисел в фазо-импульсной форме // 595732

Вероятностный сумматор // 590737

Параллельный накапливающий сумматор // 581470

Накапливающий сумматор // 577528

Частотно-импульсное алгебраическое суммирующее устройство // 575650

Арифметическое устройство // 574716

Комбинационный сумматор // 570896

Способ сложения-вычитания чисел, кодируемых сигналами, и устройство для его осуществления // 2109325

Изобретение относится к автоматике и вычислительной технике и может быть использовано в дискретных автоматах для сложения - вычитания чисел, кодируемых трехуровневыми сигналами по ортогональным составляющим функций Попова

Сумматор кодов "1 из n" // 2129730

Изобретение относится к цифровой связи, автоматике и вычислительной технике и может быть использовано при реализации параллельных выделителей канальных цифровых сигналов, устройств сигнализации и устройств для подсчета количества единиц в двоичной комбинации

Нейропроцессор, устройство для вычисления функций насыщения, вычислительное устройство и сумматор // 2131145

Вычислительное устройство // 2132083

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении универсальных и специализированных управляющих устройств, а также вычислительных устройств

Способ полного сложения - вычитания чисел, кодируемых сигналами, и устройство для его осуществления // 2132566

Изобретение относится к области автоматики и вычислительной техники и может быть использовано в дискретных автоматах для сложения-вычитания чисел, кодируемых трехуровневыми сигналами по ортогональным составляющим функций Попова

Способ суммирования чисел // 2145113

Изобретение относится к вычислительной технике, в частности к способам суммирования чисел, и может быть использовано при построении арифметических устройств ЭВМ для повышения их быстродействия

Схема ускоренного переноса (варианты) // 2149443

Изобретение относится к электронике и предназначено для использования в сумматорах чисел в двоичном представлении

Одноразрядный сумматор на моп транзисторах // 2152641

Изобретение относится к вычислительной технике и может быть использовано при проектировании вычислительных узлов в составе специализированных БИС на основе МОП транзисторов

Схема ускоренного переноса (варианты) // 2155371

Реконфигурируемый асинхронный сумматор-умножитель // 2159464

Изобретение относится к техническим средствам информатики и вычислительной техники и может быть использовано в высокоскоростных арифметико-логических устройствах, в том числе для вычисления быстрого преобразования Фурье и сверток по методу Винограда