Устройство для умножения п-разрядных чисел,представленных последовательным кодом

 

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистииеских

Республик 631919 (61) Дополнительное к авт. свил-ву (22) 3аявлено22.05.75 (21) 2136436/18 24 с присоединением эаявки № (23) Приоритет

z (51) М. Кл

Cj 06 V 7/39

Государственный квинтет

Совета Ннннетров СССР оо делам нэооретеннй н открытий (43) Опублнковано05 11 78 Бюллетень ¹41 (53) УДК 681.325 (088. 8) (45) Дата опубликования описания 28.09.78 (72) Авторы . изобретения

B. И. Жабин, В. И. Корнейчук, В. П. Тарасекка=и.-АА:-Щерби а

I

1 5 °

Киевский ордена Ленина политехнический ит1сЪее уМ им, 50-летия

Великой Октябрьской социалистической "ревойнЫий (71) Заявитель (54) УСТРОЙСТВО УМНОЖЕНИЯ ДВОИЧНЫХ ЧИСЕЛ, ПРЕДСТАВЛЕННЫХ ПОСЛЕДОВАТЕЛЬНЫМ

КОДОМ

Изобретение относится к области вычислительной техники и может быть применено в цифровых вычислительных машинах, построенных на интегральных схемах, Известно устройство умножения двоичных чисел, представленных последовательным кодом, содержащее регистры, сумматор, логические элементы 1 .

Недостаток известного устройства состоит в низком быстродействии.

Наиболее близким по технической сущности к изобретению является устройство для умножения Д -разрядных чисел, представленных последовательным кодом $2), содержащее сумматор, (g - Ц -разрядный регистр множимого,(тт- )«разрядный регистр множителя, первый, второй и третий элементы И, первые входы которых соединены с управляющей. шиной устройства. Второй вход первого элемента И соединен с первой информационной шиной, а выход» Э разрядными входами регистра множимого, вьиод l -t о (-1 -ll-i) разряда которого соединен со входом (rl Ф 1,) -го разряда сумматора. Второй

2 вход третьего элемента И соединен со второй информационной шиной, а выходс разрядными входами регистра множителя; входы сдвига регистров множимого и множителя соединены с управляющей шиной устройства. Зто устройство также имеет низкое быстродействие.

Дель изобретения — повышение быстродействия.

Цель достигается благодаря тому, что сумматор дополнительно содержит И -1 младших разрядов, второй и третий входы второго элемента И соединены соответственно с первой и второй информационными шинами, а выход - с. Tl -м разрядом сумматора. Выход первого элемента И соединен с (т -1) — м разрядом регистра множителя; выход (-го разряда которого соединен со входом т -го разряда сумматора; выход третьего элемента И соединен со входом 1-го разряда регистра множимого.

На чертеже изображена структурная схема устройства умножения двоичных чт631 91 9 4 цикл

Регистр 2

ИС

00000

00000

О 00000 О 00000

00000

О О

00000

00000 О 00000

О 00000 О 00000

00001

+ 00001 1 00000

00000

О 00001 1 00000

0001 1

1 0000

+ 00000 0 00000

О 00001 1 00000

О О

00110

01000

+ 00110 1 01000

О О1ООО О О1ООО

01101

О О

11010

О 1

О сел, представленных последовательным кодом.

Устройство содержит 2 rl - разрядный сумматор 1, (П -1)-разрядный регистр

2 множимого, (N -1)-разрядный регистр у

3 множителя, элементы И 4-6, управляющую шину 7, информационные шины 8,9.

Устройство работает следующим образом.

В исходном состоянии во всех разрядах сумматора 1 и .регистров 2 и 3 записаны нули (цепи установки исходного состояния на чертеже не показаны). B каждом цикле на информационную шину 8 поступает очередная цифра множителя, а на информационную шину 9 — очередная цифра множимого, причем множитель поступает на вход устройства младшими разрядами вперед, а множимое — старшими разрядами вперед, (Например, множитель .® является результатом умножения, а мнсжимое — результатом деления или извлечения корня в других операционных блоках). В каждом цикле по управляющему сигналу, поступающему на шину управления 7, происходит сдвиг регистров 2 и

3. При сдвиге в младший разряд регистра 2 множимого и в старший разряд регистра 3 множителя заносятся очередные цифры. Одновременно с этим принимаемая щ цифра множителя управляет выдачей кода регистра 2 множимого на сумматор 1, а цифра множимого управляет выдачей на сумматор 1 кода регистра 3 множителя.

Формула изобретения

Устройство умножения двоичных чисел, представленных последовательКроме того, если принимаемые цифры множимого и множителя равны единице, то единица поступает непосредственно на вход (-го разряда сумматора 1. Так как регистры являются сдвиговыми, то они должны быть построены на триггерах с внутренней задержкой, а следовательно, процессы передачи кода на сумматор 1 и сдвига в регистрах 2 и 3 могут быть выполнены одновременно. Для получения правильного результата необходимо выполнять rj циклов.

Для значений множимого А-110100 и множителя  — 101010, записанных в двоичном коде, процесс вычисления иллюстрируется таблицей, где ИС - исходное состояние. Как известно, для данного примера произведение равно С—

100010001000.

Оценим быстродействие предлагаемого устройства, Из примера видно, что для получения результата понадобилось выполнить и циклов вычислений. Учитывая, что в каждом цикле сдвиг регистров и прием очередных цифр совмещен во времени с суммированием, получаем, что время вычисления t < в данном устройстве определяется по формуле 4 < = И Ь . Очевидно, что при этом предлагаемое устройство превосходит по быстродействию известное

С устройство в раз, Регистр3 Сумматор

10100 4. 00000 О 00000

О 01000 О 01000

01010 + 11010 О 00000

1 00010 О 01000 ным кодом, содержащее сумматор, (й -1)разрядный регистр множимого, (и -1)разрядный регистр множителя, первый, 631 91 второй и третий элементы И, первые входы которых соединены с управляющей шиной устройства, второй вход первого элемента И соединен с первой информационной шиной, а выход - с разрядными вхо- 3 дами регистра множимого, выход -го (l 1- l3 -1) разряда которого соединен со входом (й 1)-го разряда сумматора, второй вход третьего элемента И соединен со второй информационной шиной, а 1Е выход — с разрядными входами регистра множителя, входы сдвига регистров множимого и множителя соединены с управ.— ляющей шиной устройства, о т л и ч а.ющ е е с я тем, что, с целью повышения 35 быстродействия, сумматор дополнительно содержите -1 младших разрядов, второй

9 6 и третий входы второго элемента И соединены соответственно с первой и второй информационными шинами, а выход — с

-м разрядом сумматора, выход первого элемента И соединен с (л -1) -м . разрядом регистра множителя, выход 1— го разряда которого соединен со входом

-го разряда сумматора, выход третьего элемента И соединен со входом 1-го разряда регистра множимого.

Источники информации, принятые во внимание при экспертизе..

1, Карцев M. Л. Арифметика цифровых машин. Наука, 1 969, с. 459.

2. Авторское свидетельство СССР

¹ 451079, кл, g 00 Р 7/39, 1974.

Составитель А. Уткин

Редактор Т. Орловская Техреп Н. Бабурка Корректор Л. Небола

Заказ 6344/48 Тираж 784 Подписное

0КИИПИ Государственного комитета Совета Министров СССР по делам. изобретений и открытий

113035, Москва, /i<-35, Раушская наб., д. 4/5

Филиал ППП Патент", г. Ужгород, ул. Проектная, 4