Устройство для временной привязки асинхронного импульса
ОПИСАНИЕ
ИЗОБРЕТЕН И Я
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
Союз Советских Социалистических Республик (б1) Дополнительное к авт. свид-ву— (22) Заявлено 07.09.77 (21) 2522730/18-21 с присоединением заявки Ме— (23) Приоритет— (43) Опубликовано 30.11.78. Бюл",åòå Iü М 44 (45) Дата опубликования описания 30.11.78 (51) Ч.1хл. - Н 03 К 5/13 Государственный комитет по делам изабретеиий и открытий (53) УДК 621.374.2 (088.8) (72) Автор лзобретения (71) Заявитель А. В. Ходаков! (54) УСТРОЙСТВО ДЛЯ ВРЕМЕННОЙ ПРИВЯЗКИ АСИНХРОННОГО ИМПУЛЬСА Изобретение относится к области приборостроения и .может быть использовано в технике измерения,и формирования временных,интервалов. Известно устройство временной привязки асинхронного импульса, содержащее триггеры привязки, формирующие потенциал разрешения опроса:по заднему фронту импульсов опорной последовательности, элементы запоминания импульса запроса и его стирания после формирования импульса опроса. Однако такое устройство критично к длительности входного асинхронного импульса. Известно также устройство, содержащее триггер привязки,и триггер памяти импульса запроса. Недостаток этого устройства состоит в том, что подача импульсов запроса с интер- 20 валом, равным или меньшим периода опорной последовательности, приводит к их IIOтере, т. е. к .нарушению функционирования устройства. Цель изобретения — повышение,надеж.ности устройства. Поставленная цель достигается тем, что в устройство временной привязки асинхрон,ного импульса, содержащее блок памяти тактовых импульсов, первый вход которого З0 соединен с шиной тактовых импульсов, и блок памяти импульсов запроса, первый вход "îòîðîãî соединен с шиной импульсов запроса, дополнительно введены анализатор нуля н D-триггер, причем шина тактовых импульсов соединена со счетным входом D-триггера, инверсный выход D-триггера соединен с вторым входом блока памяти тактовых импульсов, D-вход D-триггера соединен с выходом анализатора нуля, входы анализатора нуля соединены поразрядно с выходаяи каждого разряда блока памяти импульсов запроса н блока памяти та кто в ь х им пуль сов. На чертеже изображена структурная электрическая схема устройства. Устройство временной привязки асинхрончого импульса содержит D-триггер 1, блок 2 памяти импульсов запроса, блок 8 памяти тактовых импульсов, анализатор 4 нуля, шину 5 тактовых импульсов и шину б импульсов запроса. Устройство для временной прнвязк,I асинхронного импульса работает следующим образом. На вход блока 2 памяти импульсов запроса поступают импульсы запроса с шины б, которые подсчитываются нм. 635610 Формула изобретения! г; !! ф f ) ! ! 1! ! Составитель A. Филиппов Текред А. Камышникова Корректор И. Симкина Редактор Т. Рыбалова Заказ 8411 1273 Изд. ¹ 731 Тираж 1045 Подписное НПО Государственного комитета СССР по делам изобретений и открытий Москва )К-35, Раушская наб., д. 4/5 Тип. Харьк. фил. пред, «Патент» Емкости блоков памяти импульсов запроса и тактовых импульсов определяются вероятным числом импульсов запроса, следующих подряд с суммарнысм интервалом, 5 меньшим периода тактовых импульсов. На выходе анализатора 4 нуля появляется сигнал неравенства кодов, блока ламяти импульсов запроса л блока,памяти такто10 BbIx импульсов, по которому тактовый,импульс, поступающий с шины 5, переведет D-триггер 1 в состояние, разрешающее счет тактовых импульсов блоком памяти такто вых импульсов, путем, подачи соответствующего уровня на второй, вход блока памяти тактовых импульсов. В случае равенства кодов блоков памяти, импульсов запроса и тактовых имлульсов, анализатор .нуля выдает сигнал .равенства кодов,,и D-триггер 1 опрокидывается B,èñõîäíîå состоян ие. Устройство для временной, привязки асинхронного и мпульса, содержащее блок памяти тактовых импульсов, первый вход которого соединен с шиной тактовых импульсов, и блок памяти импульсов запроса, первый,вход которого соединен с шиной импульсов за проса, о т л,и ч а ю ще е с я тем, что, с целью повышения надежности, в него дополнительно .введены анализатор пуля и D-триггер, причем шина тактовых .импульсов соединена со счетным входом D-тригера, инверсный выход D-триггера соединен с вторым .входом блока памяти тактовых BMIIvJIbooB, à D-вход D-триггера соединен с выходом а нализатора нуля, входы анализатора нуля соединены поразрядно с выходами каждого разряда блока памяти импульсов за|проса и блока памяти тактовых импульсов.
