Цифровое вычислительное устройство

 

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДВТИЛЬСТВУ

Союз Советских

Соцналистииеовх

Респубпик iii646337 (61) Дополнительное к авт. свиа-ву(22) Заявлеио29.03.77 (21) 2469003/18-24 с присоединением заявки № (23) Приоритет г (51) М. Кл

G 06 Р 15/00

Гюсударставиив и иаватвт

СССР аа делам изебрвтаиий и атирытий

Опубликовано 05.02.79Л3юллетень № 5

1 (53) УДК681.325 (088.8) Дата опубликования опигаиия 08.02,79 (72) Авторы изобретения

E. Г1. Балашов, В, Н. Негода и ll. В. Пузанков

Ленинградский ордена Ленина электротехнический институт им. В. И. Ульянова (Ленина) (71) Заявитель (54) ЦИФРОВОЕ ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО

Предпагаемое изобретение относится к обпасти цифровой вычислительной техники.

Известны цифровые вычиспитепьные устройства для выполнения рекуррентных процедур, содержащие ряд регистров и сумматор, производящие в каждом итерационном цикле вычисления согласно рекуррентному выражению (1).

Очевидно, что быстродействие таких устройств существенно зависит от слож.ности реапизуемой процедуры.

Наиболее бпизким техническим решением к предложенному явпяется известное устройство, содержащее постоянный запоминающий,блок, регистр адреса, чисповой регистр, бпок управления, три элемента И, причем первый вход регистра адреса соединен с выходом первого эцемента И, первый вход которого подкпючен ко входу устройства, выход регистра адреса соединен е первым вхо- дом постоянного запоминающего бпока, выход которого подкпючен ко входу числового регистра, выход которого подключен к первым входам второго и третьего эпементов И, выход второго элемента И подключен ко второму вхо1 ду регистра адреса, выход третьего

5 эпемента И подкпючен к выходу устройства, первый, второй и третий выходы блока управления соединены со вторыми входами соответственно первого, второго и третьего эпементов И f2j.

10 Недостатком известного устройства явпяется узкий класс решаемых задач, Иепью предпагаемого устройства является обеспечение воэможности выпопнения рекуррентных процедур. т5 Поставпенная цепь достигается тем, что в устройство введены счетчик, сумматор, вспомогатепьный регистр четвертый элемент И, причем выход счетчика подктпачен ко второму входу пос-. тоянного запоминающего блока и первому входу блока управления, второй вход которого соединен с выходом сумматора, первый вход которого подкпючен к вы3 64633 ходу четвертого элемента И, первый вход которого соединен с выходом чиспового регистра, второй вход сумматора соединен с выходом вспомогатепьного регистра, четвертый и пятйй выходы S бабка управйения соединены соответсч венно со входом счетчика и вторым входом четвертого эпемента И.

На чертеже приведена структурная схема цифрового вычиспитепьного уст- 1О ройства. цифровое вычислительное устройство содержит вход устройства, 1, первый эпемент И 2, регистр 3 адреса, постоянный запоминающий бпок 4, счетчик 5, 15 чисповой регистр 6, второй элемент И 7, третий эпемент И 8, выход устройства9, четвертый элемент И 10, сумматор 11, вспомогатеньный регистр 12 бпок управ пения 13. 20

Работа устройства происходит в двух режимах, режиме простого счета и режиме счета с проверкой на останов.

В режиме простого счета каждый итеративный цикп состоит из двух так25 тов. В первом такте по сигнапам иэ бпока управпения 13 иа регистр адреса . 3 заносится текущее значение переменной итеративйого нр одесса со входа уст ройства 1 через эпемент И 2 и текущее

36 значение рекуррентной функции с чиспового регистра 6 через эпемент И 7, к содержимому счетчика 5 прибавляется единица. Во втором такте происходит

55 считывание очередного значения рекуррентной функции ыэ постоянного запоминающего блока на чисповой регистр 6.

На опредепенном шаге итерации, номер которого зависит от характера

40 сходимости процедуры, происходит переход в режим счета. с проверкой на останов. При этом в первом такте текущего итерационного цикла по сигналам иэ бпока управпения 13 из числового ре45 гистра 6 на сумматор 11 через эпемент И 10 и на регистр адреса 3 через эпемент И 7 передается текуп ее значение рекуррентной функции, кроме того на регистр адреса 3 через эпемент

И 2 со входа устройства 1 передается . текущее значение пере ленной итератив ного процесса, и к содержимому .счетчи ка 5 прибавпяется единица. Во втором такте из постоянного запоминающего

55 блока считывается следующее значение рекуррентной функции.

В режиме счета с проверкой на останов каждый цикл итерации состоит

7 4 иэ четырех тактов. В первом такте на регистр адреса 3 через эпемент И

2 со входа устройства 1 и через блок эпемента И 7 из чиспового регистра 6 передается текущее значение рекуррентной функции, к содержимому счетчика

5 прибавпяется единица и в сумматоре

11 происходит вычисление абсощотной вепичины разности текущего значения рекуррентной функции, передаваемого через элемент И 10 иэ чиспового регистра 6, и предыдущего значения, Во втором такте из содержимого сумматора 11 вычитается содержимое вспомогатепьного регистра 12. Знак резупьтата вычитания анапизируется бпоком управпения 13, и еспи выпопняются успо ия останова, то в третьем такте иэ числового регистра 6 через эпемент И 8 на выход устройства выдает ся значение рекуррентной. функции и работа вычислительного устройства црекращается. Еспи условия останова не выпопняются, то в третьем такте происходит передача текущего значения рекуррентной функции иэ числового регистра 6 в сумматор 11 через эпемент И 10. В четвертом такте из постоянного запоминающего блоке 4 считывается спедующее значение рекуррентной функции.

Усповием останова рекуррентной про- цедуры явпяется напичие последовательности опредепенной длины отрицательных резупьтатов вычитания уставки из абсопютной величины разности значений рекуррентной функции в двух соседних шагах итерации.

П р и м,е р. Пусть -требуетсяоценить математическое ожидание случайного процесса Х (1) . Известная рекуррентная формула определения этой оценки имеет вид ,6(К 1 f=(K @tW1+Х(К ))/<К+ ), И) где К а 1,2;3.... Ha (K + l)-ом шаге итерации по адресу, составпенному иэ номера шага (К+1), текущего значения переменной Х (К +1) и результата пре-. дыдущего шага,б (. Х 1, из постоянного запоминающего блока выбирается значение,б «К+1). Номер шага итерации, с которого начинается счет с проверкой на останов, в данном спучае зависит от требуемой точности вычислений и дисперсии оцениваемого процесса.

% 6463

Использование предлагаемого устройства позволяет сушественно повысить быстродействие, надежность и технологичность устройств статической обрабоч ки информации, адаптивного унравления 5 и идентификации случайных процессов.

Формула изобретения цифровое вычислительное устройство, !О содержашее постоянный запоминаюший блок, регистр адреса, числовой регистр, блок управления, три элемента И, причем первый вход регистра адреса соединен с выходом первого элемента И, пер- 15 вый вход которого подключен ко входу устройства, выход регистра адреса соединен с первым входом постоянного запоминаюшего бпока, выход которого подключен ко входу числового регистра, вы- 20 ход которого подключен к первым входам второго И, третьего элемента И, выход второго элемента И подключен ко второму вхоДу регистра адреса, выход третьего элемента И подключен к выхоцу 25 устройства, первый, второй и третий выходы блока управления соединены со вторыми входами соответственно первого, второго и третьего элементов И, о т37 6 л н ч а ю ще е с я тем, что, с цепью расширения KA8cc& решаемых задач за счет обеспечения возможности выполнения рекуррентных процедур, в устройство введены счетчик, сумматор, вспомогательный регистр,. четвертый элемент И, причем выход счетчика подкпючен ко вто» рому входу постоянного запоминающего блока и первому входу блока управления, второй вхсд которого. соединен с выходом сумматора первый вход которого подключен к выходу четвертого элемента И, первый вход которого соединен с выходом чисйового регистра, второй вход сумматора соединен с выходом вспомогательного регистра, четвертый и пятый выходы бпока управления соединены соответственно со входом счетчика и вторым входом четвертого элемента И.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетепьство СССР

%3623041 кп G 06 F .15/36

G 06 F 15/36, 08.01.71.

2. Балашов Е. П., Пузанков .П.. В, Логические процессуры цля реализации разветвленных алгоритмов . Управляющие системы и машины, % 6, 1974, с. 120.

Составитель Т, Бондаренко

P едактор С. Равва Техред Ю. Ниймет Корректор H. Петрик

Заказ 113/38 Тираж 779 .Подписное

11НИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, г. Ужгород, ул. Проектная, 4