Устройство для умножения

 

О П И С А- - Н-- И Е

ИЗОБРЕТЕН ИЯ

ФВтетР т тб" . н"- ".«В

Союз Советских

Социалистических

Республик (ii 647686

К АВТОРСКОМУ СВИДЙТИЛЬСТВУ (61) Дополнительное к авт. свил-ву (22) Заявлено 09.02.7 1 (21) 16 24108/18-24 с присоединением заявки № (23) Приоритет

Опубликовано 15.02.79Бюллетекь № 6

Дата опубликсвания. описания 18.02.79

2 (51) М. Кл

6(06 Р, 7/52

Государственный «омнтет

СССР по делам нэаоретеннй н отнрытнй (53) УЛК 681.327 (.088. 8) E. Г. Быков (72) Автор изобретения (71) Заявитель (54) УСТРОЙСТВО ЛЛЯ УМНОЖЕНИЯ

Изобретение относится к области цифровой вы,ислительной техники и может быть использовано при построении арифметических устройств цифровых вычислительных машин.

Известны устройства для умножения, в которых многократные сложения, эа исключением последнего такта, выполняются беэ затрат времени на распространение переносов (1) . Это свойство обеспечивает устройству относительно высокие скоростные характеристики, однако достигается оно путем увеличения аппаратурного состава.

Имеются устройства, выполняющие операцию умножения, которые содержат триггерный накапливаюший сумматор с цепью сквозного переноса )2J. Такие устройства аппаратурно выполнены проще, но имеют меньшее быстродействие, поскольку требуют на каждое сложение временных затрат на распространение переносов.

Наиболее близким аналогом является устройство для умножения, содержащее накапливающий сумматор, регистр множимого, регистр множителя, элемент И, причем выходы регистра множимого подключены к первым входам соот» ветствующих элементов И, выходы которых подключены к соответствующим входам накапливающего сумматора, выход старшего разряда регистра множителя подключен к первому входу первсго управляемого элемента И, второй вход которого подключен к первому управляк щему входу устройства, а выход — ко вторым входам четных элементов И t3j,.

Такое устройство имеет низкод быстродействие. В частности при выполнении накапливающего сумматора, как сумматора со сквозным переносом, время, затрачиваемое на распространение переносов по пепи сквозного переноса в режиме непрерывных сложений, харак терном для операции умножения, сушест

%МЩжермЬм"

647686.

30 венным образом снижает быстродействие устройства, Белью изобретения является увеличение быстродействия.

Йля достижения этой цепи вторые вход@ нечетных элементов И подключены к выходу управляемого элемента И, первый вход которого подключен к вы ходу дополнительного старшего разряда регистра множителя, а второй вход — ко второму управлявшему входу. устройст ва, Г!оставленная цель достигается также тем, что накапливающий сумматор содержит в каждом разряде счетный триггер, вход которого подключен к сВответствующему входу накапливающего сумматора, и узел запоминания переноса, вход которого подключен к выходу счетного триггера соответствующего разряда, а выход - ко входу счетного триггера последующего разряда, управляющие входы узлов запоминания пере носа четных разрядов сумматора подключены к первой тактовой шине сумма. тора, а нечетных разрядов - ко второй тактовой шине сумматора.

На фиг. 1 изображена схема устройства дпя умножения. На фиг, 2 показана схема накапливающего сумматора.

Устройство содержит накапливающий сумматор 1, ко входам разрядов 2 которого подключены выходы четных и не35 четных эпемен-ов И 3 и 4, первые входы которых соединены с выходами разрядов регистра множимorо 5, вторые входы которых соединены с выходами соответственно первого и второго управляемых

40 элементов И 6 и 7, первые входы которых подключены соответственно к стар.шему и дополнительному старшему разрядам регистра множителя 8, а вторые входы — соответственно к управляющим

45 входам 9 и 10. K накапливающему сумматору 1 подключены тактовые шины

11 и 12> Каждый разряд накапливающе го сумматора 1 содержит счетйый триггер 13 и узел запоминания переноса 14

50 вход которого соединен с выходом счет"ного триггера 13 соответствующего разряда, а выход — со входом счетного триггера 13 последующего разряда.

Управляющие входы узлов запоминания : > переноса ).4 четных разрядов подключены к первой такт вой шине 1 1, а нечетных разрядов — r.o второй тактовой шине 1 =.

Работает устройство следующим образом.

Множимое и множитель вводятся в регистры мпожимого и множителя 8 и

8, после чего па управлявшие входы 9 и 10 подаются пачки таКтовых импульсов.

Регистры м ожимого и жожите;я 5 и 8 являются сдвиговыми. После подачи первого тактового импульса на первый управляющий вход устройства 9, цифра, находящаяся в старшем разряде регистра множителя 8, управляет передачей в накапливающий сумматор 1 четных разрядов регистра:множимого 5. После этого производится сдвиг в регистре множителя 8 в сторону старших разрядов, и после подачи первого тактового импульса на второй управляющий вход устройства 10 (тактовые импульсы, поступающие на второй управляющий вход устройства 10, сдвинуты относительно тактовых импульсов, поступающих на первый управляющий вход устройства 9) эта же цифра, поступившая в дополнительный старший разряд регистра множители 8, управляет передачей в накапливающий сумматор 1 нечетных разрядов регистра множимого 5. После этого производится сдвиг в регистре множимого 5 в сторону младших разрядов, после чего описанный процесс повторяется.

Сдновременно с подачей управляющего сигнала на первый управляемый элемент Vl 6 {который управляет .подачей на накапливающий сумматор 1 четных разрядов множимого) подается управпяк щий сигнал на первую тактовую шину 11 накапливающего сумматора 1. Этот сигнал управляет выдачей единиц переноса из узлов запоминания переноса 14 четных разрядов накапливающего сумматора 1 на его нечетные разряды, узел запоминания переноса 14 может быть выполнен различным образом, например, в виде ферриттранзисторной ячейки. При переключении счетного триггера 13 соответствующего разряда из ."1" в"0" в узел запоминания переноса 14 записывается единица переноса, а при приходе сигнала на управпякщий вход узла запоминания переноса 14 сигнал переноса подается на вход счетного триггера 13 последующего разряда, а сам узел запоминания переноса 14 переводится в нулевое состояние.

Аналогично, одновременно с подачей управляющего сигнала на второй

647686 управляемый элемент И 7 (который управляет подачей на накапливаюший сумматор 1 печатных разрядов множимого), подается управляющий сигнал на вторую тактовую шину 12 накапливаюшего сумматора 1. Этот- сигнал управляет выдачей единиц переноса из узлов запоминания переноса 14 печатных разрядов накапливаюшего сумматора 1 на его четные разряды.

Совмещение сдвига множимого и множителя с передачей сигнала перенс са позволяет получить выигрыш в быстродействии в и будет тем больше, чем больше разрядность операндов.:

Формула изобретения

1.Устройство для умножения, содержащее накапливающий сумматор, регистр множимого, регистр множителя, элементы И, причем выходы регистра множимого подключены к первым входам соответствуюших элементов И, выходы которых подключены к соответствуюшим входам накапливающего сумматора, выход старшего разряда регистра множителя под.ключен к первому входу первого управляемого элемента И, второй вход которого подключен к первому управляющему входу устройства, а выход - ко втоpbIM входам четных элементов И, о тл и ч а ю щ е е с я тем, что, с целью увеличения быстродействия устройства, вторые входы нечетных элементов И подключены к выходу второго управляемого элемента И, первый вход которого подключен к выходу дополнительного старшего разряда регистра множителя, а второй вход — ко второму управляк шему входу устройства.

2,Устройство по и. 1, и т л ич а ю ш е е с я тем, что накапливающий сумматор содержит в каждом разряде счетный триггер, вход которого подключен к соответствуюшему входу накапливающего сумматора, и узел запоминания переноса, вход которого подключен к выходу счетного триггера соответствуюшего разряда, а выход— ко входу счетного триггера последуюшего разряда, управляющие входы узлов запоминания переноса четных разрядов сумматора подключенЬ . к первой тактовой шине сумматора, а нечетных раз25 рядов — ко второй тактовой шине сумматора.

Источники информации, принятые во внимание прп экспертизе.

1. Авторское свидетельство СССР

Ж281004, кл. Cj 06 F 7/39, 1968.

2. Авторское свидетельство СССР

%362295, кл. Cj 06 F 7138, 1969.

3. Папернов А. A. "Логические оо3$ новы цифровых машин и программирование, М., Наука", 1968, с. 158, рис. 8.3. г

647686 аказ 313/42 Тираж 779 Подписное

11НИИПИ Государственного комитета СССР по дедам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Фипиаи ППП "Патент, r. Ужгород, уи. Проектная, 4

Редактор В. Чирков

Составитель В. Березкин

Техред Н. Бабурка Корректор А. Кравченко