Постоянное запоминающее устройство

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социапистических

Республик е Г(61) Дополнительное к авт. свид-ву— (22) Заявлено 050476 (21) 2346552/18-24 с присоединением заявки И(23) Приоритет

Опубликовано 250279.Бюллетень ¹ 7

Государственный комигет

СССР но делам изобретений и открытий

Дата опубликования описания 2502.79 (72) Авторы изобретения

К.Г.Вълков, A.Â.Ãîðoäíèé, В.И.Корнейчук и Н.П.Миргородская (71) Заявитель

Киевский ордена Ленина политехнический институт им.50-летия Великой Октябрьской социалистической революции (54) ПОСТОЯННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Изобретение относится к вычислительной технике и может найти применение в универсальных и специализированных ЦВМ.

Известны постоянные запоминающие устройства, содержащие числовые блоки с большим числом элементов связи либо с большим числом прошитых сердечников, характеризующиеся низкой надежностью, большой потребляемой мощностью, большой неравномерностью нагрузки на адресные шины (1).

Наиболее близким к данному изобретению является постоянное запоминающее устройство, содержащее дешифратор адреса, входы которого соединены с кодовыми шинами адреса, а выходы подключены ко входам числового блока, и сумматоры по модулю два (2).

Недостатками известного устройства являются большое число элементов связи, используемых при реализации устройства, большая разрядность числового блока и низкая надежность и технологичность.

Целью изобретения является повышение надежности.

Указанная цель достигается тем, что постоянное запоминающее устройство содержит регистры инверсного кода, З0 элементы И и дополнительные сумматоры по модулю два, выходы которых подключены к первым входам сумматоров по модулю два, вторые входы которых соединены с соответствующими прямыми и инверсными выходами числового блока, а входы дополнительных сумматоров по модулю два подключены к выходам соответствующих регистров инверсного кода через элементы И, управляющие входы которых соединены с кодовыми шинами адреса, а также тем, что входы дополнительных сумматоров по модулю два соединены с кодовыми шинами адреса.

На фиг.1 показана электрическая структурная схема устройства; на фиг.2 — то же, для непосредственного подключения кодовых шин адреса к входам дополнительных сумматоров по модулю два; на фиг.3 4 и 5 примеры таблиц кодирования.

Устройство содержит дешифратор адреса 1, числовой блок 2, сумматоры по модулю два 3, дополнительные сумматоры по модулю два 4, элементы И 5 и регистры инверсного кода б. Входы дешифратора адреса 1 соединены с кодовыми шинами 7 адреса, а выходы дешифратора адреса — со вхо649039 дами числового блока 2. Выход i-того дополнительного сумматора по модулю два 4 подключен к первому входу

i-того сумматора по модулю два 3, ко второму входу которого подсоединен

|-тый прямой 8 или инверсный 9 ныход числового блока 2.Входы дополнитель- 5 ных сумматоров по модулю два 4 подключены к выходам соответствующих регистров инверсного кода б через элементы И 5, управляющие входы которых соединены с кодовыми шинами р адреса 7. Разрядность регистров инверсного кода б и число входов, дойолнительных сумматоров по модулю два 4 равны числу кодовых шин адреса 7.

Устройство работает следующим образом.

Информация в числовом блоке 2 .записывается в дноичном коде, при этом н местах записи единиц устанавливаются элементы связи. С целью уменьшения числа элементов связи

2О исходная информация предварительно преобразуется по следующему алгоритму.

При заданной разрядности столбцов (A) эаписынаемой информации опреде- Й> ляется разрядность (К) инверсных кодов (К > 1од (А+1). Выбираются основные инверсные коды L,L ....,- L „ значения которых соответственно равны 2, 2", .... 2 . Каж- 30 дому инверсному коду соответствуют разряды столбца, которые инвертируются при использовании этого кода. Выбор инвертируемых разрядов кода столбца осуществляется как и при коде Хэм- З5 минга. Инверсный код Ь =2 указывает, что нсе нечетные разряды кода столбца, иннертируются, Инверсный код L = 2"

2 указывает, что иннертируются все разряды, двоичные номера которых содержат во втором разряде единицу. Аналогичным образом определяются инверти руемые разряды для остальных инверсных кодов,за исключением кода L - 2", при котором инвертируются все разряды столбца. На табл.1 (см.фиг.3) показа- 45 ны основные инверсные коды и соответствующие им разряды при А = 7, к=4.

На базе основных инверсных кодов формируются остальные инверс- GQ ные коды, а также определяются иннертируемые разряды столбца (см.фиг.4).

Инверсный код L„, полученный в результате суммирования кодов Ь.

1 и L ., указывает, что инвертируются сначала те разряды кода столбца,. которые соответствуют коду инвертирования Ь„, а потом все разряды, соответствующие коду L

При преобразовании йсходной информации, для каждого кода столбца выбирается инверсный код таким образом, чтобы после инвертирования разрядов, соответствующих данному иннерсно .; коду, число единиц в коде столбца было минимальньцч. Например, если код 65 столбца равен 1101011, то из табл.2 (см.фиг.4) выбирается инверсный код 0111, который указывает, что иннертируются разряды с номерами

1, 2, 4 и 7. После инвертирования получаем код 00000010. После преобразования исходной информации производится запись в числовом блоке 2, а значения инверсных кодон, за исключением старших разрядов, записываются н регистрах инверсных кодов б.

На практике при изготовлении матрицы числового блока 2 возникают дефекты, которые могут совпадать с записываемой информацией (нулевой отказ) или иметь разные направления с записываемым битом (единичный отказ). Нулевые отказы не оказывают влияния, но для маскирования единичных отказов необходимо проинвертиронать значения соответствующих разрядов записываемой информации. Например, если необходимо записать столбец с кодом

1110101, и в месте записи первого и второго раэрядон в матрице числового блока 2 есть соответственно единичный и нулевой отказы, то необходимо выбрать такой инверсный код, при котором иннертируется

1-ый разряд и не инвертируется 2-ой разряд. Таким инверсным кодом является код L (0001), который позволяет маскиронать возникшие отказы и при этом сокращает максимальное число единиц.

Следовательно, преобразонание исходной информации осуществляется с целью маскирования отказавших разрядов и уменьшения числа элементов связи.

В зависимости от кода адреса, поступающего на кодовые шины адреса

7, возбуждается соответствующий выход дешифратора адреса 1, и из числового блока 2 считывается содержимое ячейки, номер которого равен коду адреса. На выходах числового блока 2 получается преобразованный код числа и для восстановления исходного кода необходимо проиннертировать соответствующие разряды. Код адреса (номер разряда столбца) определяют, иннертируется или не инвертируется значение считанных раэрядон при соответствующем инверсном коде. На табл.3 (cM.фиг.5) показаны коды адресов при A=7 и инвертируемые разряды соответствующих основных инверсных кодов. Из таблицы видно, что при считывании информации, записанной в ячейках.с нечетными номерами (код адреса содержит в младшем разряде единицу), значения разрядов столбцов, для которых применен инверсный код L„, необходимо инвертировать, так как они были инвертиронаны при преобразонании исходной информации. Рассуждая аналогичньм образом приходим к выводу, что

649039 поразрядное логическое умножение кода адреса (А) на код инвертирования (L) показывает, сколько раз проинвертирован разряд считанного слова, принадлежащий столбцу, для которого был.использован код Ь

Если значения этого разряда проин- 5 вертированы нечетное число раэ, т.е. скисло единиц логического произведения АЬЬ нечетное, то значение этого разряда необходимо инвертировать, и наоборот. Код адреса с кодовых l0 шин адреса 7 поступает на элементы

И 5, куда поступают значения инверсных кодов с выходов регистров инверсных кодов б. С выходов элементов

И 5 получаем результаты логических произведений А%1, которые поступают на дополнительные сумматоры по модулю два 4. На выходах сумматоров

4 сигнал равен логической единице, когда число единиц логического произведения нечетное. С выходов дополнительных сумматоров по модулю два 4 сигналы поступают на входы сумматоров

3, куда подаются значения с выходов числового блока 2.В сумматорах 3 осуществляется инвертирование (если зна- 25 чение на выходе дополнительного сумматора 4 равно 1) или неинвертирование значения считанного слова. гак как в регистрах инверсного кода 6 записаны только младшие раз- 3() ряды инверсных кодов, то на сумматорах по модулю два 3 осуществляется восстановление исходной информации в зависимости от инверсных кодов L

Восстановление инфор- З5 мации при применении инверсного кода

Ь„ осуществляется путем подключения прямых 8 или инверсных 9 выходов числового блока 2 к входам сумматоров по модулю два 3.

При замене числового блока 3 или при изменении записанной в нем информации в регистрах инверсного кода б можно записать новую информацию, что придает гибкость устройству. В случае, когда замена инверсных кодов 46 не предусматривается, кодовые шины адреса 7 непосредственно подключаются к выходам дополнительных сумматоров по модулю два 4 (см.фиг.2).

Подключение осуществляется в эависи- Щ) мости от использованного инверсного

<ода. К выходам дополнительного сумматора по модулю два 4 подключаются только те кодовые шины адреса 7, номера которых равны номерам разрядов инверсного кода, содержащим единицы. В этом случае поразрядное логическое умножение предусматривается при подключении. Уменьшение числа элементов связи noýâoëÿåò повысить надежность и уменьшить потребляемую мощность устройства в процессе эксплуатации. Испольэоваиие числовых блоков 2 с дефектами уменьшает стоимость ПЗУ, так как повышается процент выхода годных, а также снижает требование к технологии изготовления.

Формула изобретения

1. Постоянное запоминающее устройство, содержащее дешифратор адреса, входы которого соединены с кодовыми шинами адреса, а выходы подключены ко входам числового блока, и сумматоры по модулю два, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности устройства, оно содержит регистры инверсного кода, элементы И и дополнительные сумматоры по модулю два, выходы которых подключены к первым входам сумматоров по модулю два, вторые входы которых соединены с соответствующими прямыми и инверсными выходами числового блока,а входы дополнительных сумматоров по модулю два подключены к выходам соответствующих регистров инверсного кода через элементы И, управляющие входы которых соединены с кодовыми шинами адреса.

2. Устройство по п.1, о т л и ч а ю щ е е с я тем, что входы дополнительных сумматоров по модулю два соединены с кодовыми шинами адреса, Источники,. информации, принятые во внимание при экспертизе

l. Авторское свидетельство СССР

М 375680, кл. G 11 С 17/00, 1970.

2. Авторское свидетельство СССР

9 337766880088, кл. G 11 С 17/00, 1972.

649039

7иОЛсгЦС Г фир S

ЦНИИПИ Заказ 568/49 Тираж 680 Подписное

Филиал ППП Патент, г. Ужгород,ул.Проектная,4