Запоминающее устройство

 

Сеюз Севетсиик

Сецнвиистичесиии

Республик

ОПИСАНИЕ

Е Н И Я 641500

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (бт) Дополнительное к авт. свид-sy (22) Заявлено 170676(2l) 2373267/18-24 с присоеаииеиием заявки ¹{23) Приоритет

Опубликовано 050179. Бюллетень №

Дата опубликования описания 050179 (51) N. Кл.

511 С 17/00

Государстеенный комнтет

СССР по делам нзобретеннй н, отнрмтнй (53) УДК 628 ° 327 б (088.8) Е.A. Åðèê н Д.С. Траст янецкий ЯЯ ""- З Ой!3 и

"4ТЕй . ткхая: .

Киевский ордена Трудового Красного Знамени завод вычислительных и управляющих машин И:-. : (72) Авторы изобретении

Pl) Заявитель (54) ЗАПОИИНМОМЕЕ УСТРОЙСТВО

Изобретение относится к области автоматики и вычислительной техники и может быть использовано в запоминающих устройствах.

Известно полупроводниковое запоми-5 нающее устройство (ПЗУ),содержащее блоки памяти в интегральном исполнении и дешифратор,подключенные к адресным шинам. Недостатком запоминающего устройства являются высокие требава- l0 ния, предъявляемые к блокам памяти fig

Наиболее близким техническим решением к данному изобретению является запоминающее устройство, содержащее основные блоки памяти, накопители которых соединены с соответствующими дешифраторами и адресными шинами.

Входы каждого блока памяти подключены к адресным шинам, каждый блок памяти содержит встроенный адресный дешифратор. При числе выходных разрядов и устройству требуется tn блоков памяти на — разрядов. Информация в

tt блоки памяти может быть занесена, например, путем расплавления перемычек модулей в цепях разрядов, в которые должен быть занесен код О. Блоки, поступающие на сборку, должны содержать перемычки во всех разрядах по всем адресам, причем все разряды блоков памяти должны быть исправными.

Такое требование к блокам памяти вынуждает браковать блоки, содержащие хотя бы один неисправный разряд по любому адресу. Если в процессе программирования ПЗУ возникает сшибка хотя бы в одном разряде одного иэ слав - блока памяти, такой блок также необходимо браковать. Все это уменьшает выход годных блоков и увеличивает стоимость постоянного запоминающего устройства. Кроме того, в процессе эксплуатации часто возникает необходимость скорректировать информацию по нескОльким разрядам. Если .требуется скорректировать информацию в tn числах (в<<И„ где Н -колйчество слов), причем подлежащие коррекции разряды каждого направляемого числа расположены в разных блоках памяти, то необходимо заменить все блоки устройстsa (2) .

Белью изобретения является повышение надежности устройства путем коррекции информации.

Поставленная цель достигается тем, что устройство содержит дополнительные блоки памяти, накопители которых соединены с соответствующими дешифраторами, два элемента И, элементы ИЛИ

641500 на к.,ждый разряд блока памяти, элементы НГ и дополнительный дешифратор, у правя я?Ощ???? Б хОд к От араго ч ере 3 Один из элементов НЕ соединен выходов второго допалнительнагo блока памяти, другие выходы которого подключены к саатветствуюк???м входам допалHI4Iельнага деитфратара, соединенного через соответствующие элементы 11Е са втОрыми вхОДами первых элементОв И первые входы которых соединены с. выходами аснавнь?х блоков памяти, выходы первого дапалнительнага блока памяти соединены с первыы входами соответствующих вторых элементов И„ вторые входы которых подключены к соответствующим элементам НЕ и выходам дапалнительнага дешифратора, выходы элементов И соединены с входами соответствующих элементов ИЛИ.

На чертежа представлена Спок-схема запоминающ га устройства.

Запомне?ающее устройства содержит

?и Ос??авных блоков памяти 1, входы которых подключены к шинам адреса 2.

В,каждом основном блоке памяти 1, хранятся; - — разрядные коды, являющиеся 11??? -най частью полных П -разрядных чисел. В первом дополнительном блоке памяти 3 хранятся П ?п -разРЯДЕ?ЫЕ ?<ОДЫ а ВО ВТОРОМ ДОПОЛНИ тельном Слаке памяти 4 - (с>Д т -?-.1 )" разрядные коды. Входы дополнительных блоков памяти 3,4 подключены к шинам адреса 2. Выхацы основных блоков памяти- 1 подключены к первы? входам первых элементов И 5, вторые входы которых для каждой группы из — ù разЕ? рядов объединены и подключены через элементы HE б к соответствующим выходам дополнительного дешифратора 7.

Дополнительный дешифратор 7 имеет и? выходов. Выходы второго дополнительно го: блока памяти 4 распределены сле,цующим образом:Fag m выходов саеди2 иены со входами дополнительного дешиФратора 7, а (Гсц и? + ? )-й выход через элемент НЕ 8 соединен с управ)?яющим входам дополнительнога дешифратора 7. Выхацы первого дополнительного блока памяти 3 падкх?ючее?ь? к первым входам вторых элементов И 9, прием первый выход дополнительного блока памяти 3 соединен с первыми входами вторых элементов И 9, принадлежащих, первому, (+1)-МУ

? > (2g- +1) -му и т.д. разрядам, второй выход первого даполнительнога блока памяти 3 соединен с первыми входа??и вторых элементов И 9, принадлежаще?х второму, (+2)-му, (2 †„"„ +2) -му и т.д. разрядам. Вторые входы вторых элементов И 9 для каждой группы разрядов объединены и подключены к соответствующему выходу дополнительного дешифратора 7. Выходы первых элементов И и вторых элементов И 9 в каждом разряде подключены ко входам элементов И)1И 10.

Все ячейки Дополнительных блоков памяти 3 и 4 перед установкой их в устройство должны быть исправными, ocHoBf? блОки памят?л 1 мОгут иметь значительное числа е?ейсправе?ых ячеек (пад ячейками понимается -g- разрядов, расположенных на одной число5 вой шине осиавнога блока памяти 1, количество неисправных разрядов в неисправной ячейке может быть любым от 1 да -"-) . На .Основные блоки nam мяти 1, устанавливаемые в запомина?ощее устройство, накладывается ограничение: на адно число, т.е. Иа один адрес, допускается не более одной неисправной ячейки, расположенной в любом из е?? основных блоков памяти 1. Занесение информации осуществляется следуеощим образом. В исправные ячейки m основных блоков памяти 1 информация заносится, например„ выжиганием перемычек в разрядах, в которых должны быть нули.

В ячейках дополнительных блоков памяти 3 и 4, соответствующих данному числу, оставляют все перемычки, этим обеспечивается возможность в будущем использовать эти ячейки для коррекции информации. Если в данном числ имеется одна неисправная ячейка в одном из основных блоков памяти 1, та в дополнительном блоке памяти 3, в ячейку соответствующую данному числу, заносят кад, который требуется занести в неисправную ячейку. В ячейку блока памяти 4, соответствующую даннОму числ занОсят двсиче?Ый код номера основееого блока памяти 1, 35 содержащего неисправную ячейку, а в (1>ag ??? + .() - и разряд заносят кад О. Пусть, например, — 4, и?-"8, и = 32,(.og 8 =3. Пусть ячейка основного блока памяти 1, имеющего номер

40 2, исправна и в нее следует занести код 1011, тогда заносимый код имеет вид (код остальных ячеек основных блоков памяти 1 с номерами 0,1,3...

???-1 не показан). ячейка основного блока памяти 1 с номером 2 — 1011 ячейка дополнительного блока памяти 4 - 1111 ячейка дополнительного блока памяти 3 - 1111.

Если указанная ячейка Основного

50 блока памяти 1, имеющая номер 2, неисправна то заносят кад:

ХХХХ

1011 где Х вЂ” произвольный код неисправной ячейки °

Устройство работает следующим образом.

1(од адреса, поступающий по шинам

2, выбирает ячейки в основных блоках памяти 1. Кад с выходов основных блоков памяти 1 поступает на первые входы первых элементов И 5. Если

641500 среди выбранных ячеек нет неисправных, то на вход дополнительного дешифратора 7 поступает код ag2 э единиц.

С выхода (Вод. m +1)-го разряда до2 полнительного блока памяти 4 на элемент HE 8 поступает код 1, с выхода элемента HE 8 снимается нулевой уровень (код 0 ), запрещающий срабатывание дополнительного дешифратора 7. На выходе дополнительного дешифратора 7 установятся нулевые уронни, а после элементов НЕ 6 установятся высокие уровни, поступающие на вторые входы первых элементов

И 5.Код числа из основных блоков памяти 1 через элементы И 5 поступают на элементы ИЛИ 10, на выходах которых устанавливается код числа. B то же время нулевые уровни с дополнительного дешифратора 7 поступают на вторые входы вторых элементов И 9, запрещая их срабатывание.

Если же, например, в основном блоке памяти 1 с номером 2 по данному адресу имеется неисправная ячейка, то на вход дополнительного дешифратора 7 поступает код номера этого основного блока памяти 1, а с (Sag>rn+

+1)-го разряда поступает сигнал нулевого уровня, который после элемента НЕ 8 разрешает сра" àòûâàíèå дополнительного дешиффатора 7. На втором выходе дополнительного дешифратора 7 установится вь1сокий уровень, 30 который разрешает срабатывание вторых элементов И 9, а через элементы

НЕ 6 запрещает срабатывание первых элементов И 5, относящихся к основному блоку памяти 1 с номером 2. При 35 этом через первые элементы И 5, относящиеся к основному блоку памяти 1 с номером 2, проходит код (от 2@+1 до 3 †" разрядов), записанный по данN ному адресу в ячейке дополнительного 40 блока памяти 3, а прохождение кода с основного блока памяти 1 c номером 2 блокируется, Таким образом, ячейки дополнительного блока памяти

3 могут подменять любые ячейки основных блоков памяти 1

После выявления неисправных ячеек в основных блоках памяти 1 и записи кодов неисправных ячеек.,н дополнительный блок памяти 3 выявляются адреса чисел, не содержащие неисправных ячеек в основных блоках памяти 1. В дальнейшем по этим адресам может однократно проводиться коррекция информации в †" разрядах любого основного блока памяти 1.

В предложенном устройстве могут использоваться блоки памяти, содержащие значительное число неисправных ячеек. Это позволяет значительно снизить стоимость одного блока памяти, т.е. получить эффект, аналогичный увеличению выхода годных блоков памяти. Появляется также воэможность использовать блоки памяти, н которых были допущены ошибки при занесении информации, Кроме того, имеется возможность корректировать информацию при эксплуатации устройства.

Формула изобретения

Запоминающее устройство, содержащее основные блоки памяти, накопители которых соединены с соответствующими дешифраторами и адресными минами, отличающее с я тем, что, с целью повышения надежности устройства путем коррекции информации, оно содержит дополнительные блоки памяти, накопители которых соединены с соответствующими дешифраторами, дна элемента И и элементы ИЛИ на каждый,раз" ряд блока памяти, элементы HE и дополнительный дешифратор, управляющий вход которого через один из элементов НБ соединен с одним из.выходов второго дополнительного блока памяти, другие выходы которого подключены к соответствующим входам дополнительного дешифратора, соединенного через соответствующие элементы НЕ со вторыми входами первых элементов И, первые входы которых соединены с вйходами основных блоков памяти, выходы первого дополнительного блока памяти соединены с первыми входами соответствующих. вторых элементов И, в-.îðûå входы которых подключены к соответствующим элементам НЕ и выходам дополнительного дешифратора, выходы элементов

И соединены со нходаьи соответствующих элементов ИЛИ.

Источники информации, принятые во внимание при экспертизе

1. Старос Ф.Г., Крайзмер Л.П..

Полупроводниковые интегральные запоминающие устройства, Энергия, 1973, с. 64.

2. Контарен В.Я., Неклюдов В.A., Щетинин Ю.И. Биполярные ПЗУ тина

ТТП, Электронная проы:Йаленность, 1974, М 7, с.21-25.

641500 (4)p

1р

Тираж 680 Подписное

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Иосква, Ж-35, Раушская наб., д.4/5

Заказ 7523/47

Филиал ППП Патент, г.ужгород, ул.Проектная,4

Составитель Л.Амусьева

Редактор В.Лукин Техред Э.Чужик Корректор Т.Вашкович